以Spartan3系列为例详解FPGA DCM

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FPGA—DCM—数字时钟管理器

数字时钟管理器一、设计目的1、学习设计IPCore，并在使用中体会器便利性；2、利用IPCore的方式设计一个数字时钟管理器（DigitalClockManager）。

二、设计原理1、DCM概述DCM提供了一个完整的可以供片内和片外使用的时钟发生器。

DCM使用完全数字延迟线技术，允许高精度地控制时钟的相位和频率；使用完全的数字反馈系统，可以动态补偿由于温度和电压偏移引起的时钟相位和频率的偏差。

DCM主要具有以下四项特点：数字时钟使同步、数字频率合成、数字相位移动、数字频谱调制。

2、Spartan-3E系列器件DCM模块的引出端口说明Spartan-3E系列器件DCM模块，引出端示意如图1所示。

图1DCM的引出端下面对DCM模块的信号作一些简要说明：CLKIN：输入时钟，是DCM的基准时钟信号。

CLKFB：反馈时钟输入，必须是来自CLK0或CLK2X的时钟。

RST：复位信号。

DSSEN：数字扩频使能控制。

高电平允许。

PSCLK：动态相位移动时钟，只有在动态调相时才有用。

PSEN：动态相位移动使能控制。

高电平允许。

PSINCDEC：动态相位移动增加或减小控制。

高电平，增加相位移动，低电平减小相位移动。

CLK0、CLK90、CLKl80、CLK270：是DCM的输出时钟，它们与CLKIN 的相位差分别固定是0度、90度、180度、270度。

在低频模式下，这4个输出都有效；在高频模式下，只有CLKl80输出有效。

当DCM的属性DLL—FREQI 厄NCY_MODE设为HIGH，即为高频模式，设置为LOW即为低频模式。

CLK2X：DCM的输出时钟，频率是CLKIN的2倍频。

CLK2X180：DCM的输出时钟，与CLK2X同频率，相位差180度。

CLKDV：DCM的输出时钟，是CLK0的分频输出，分频倍数可以设置为1.5，2，2.5，3，3.5，4，4.5，5，5.5，6，6.5，7，7.5，8，9，10，11，12，13，14，15，16。

FPGA DCM 学习设计实例详解

DCM学习设计实例详解实验内容简介50MHZ内部时钟，输出55MHZ时钟波形以下将介绍如何建立向导和同步实验实验目的完成这个实验后，你将具备以下能力：1. 使用建立的向导来配置DCM组件2. 将配置的DCM组件应用于设计中3. 使用同步来分配管脚位置4. 完成设计，确认管脚的使用5. 下载设计到硬件中实验步骤这个例子包括四个主要步骤：1. 你需要用向导配置DCM,将DCM应用于VHDL/Verilog。

2. 使用PACE完成管脚的分配3. 完成下载设计4. 最后在硬件上进行测试对于每个指令集，以下例子都将有相应的过程你将会有相应的一步一步的说明指导和相关的插图提供更详细的资料。

如果你已经熟悉相应的步骤，可以跳过去。

设计总结这个实验利用UART时钟设计。

详细的说明可以参考UART_real_time_clock.pdf，这部分高度概括了设计的主要特征。

设计完成了一个实时时钟的设计，有时分秒的显示和闹钟提醒功能。

不同之处是使用了串口通讯。

这个设计要了解一些简单的ASCII命令，在编辑的时候使用backspace键进行修改。

回车键按下的时候一个命令完成。

当“KCPSM3>”命令出现的时候，设计准备接收一个命令。

“uclock”程序提供了一种区分方式，顶层和底层的区别就是，在进行分析之前，命令的转化在顶层。

不正确的命令将会产生一条“syntax error”信息，进行提示。

错误的时间值将提示出…无效时间…信息。

如果指令太多，设计不能同时处理的话，将会提示“overflow error”，溢出错误。

设计需要提供一个55 MHz时钟。

因为Spartan-3E开发板有50 MHz的晶振频率，你可以建立向导产生一个DCM输出55 MHz时钟用于本次设计。

建立向导配置一个DCM步骤1打开一个工程1. 如果你关闭了ISE™工程，选择路径Start ® Programs ® Xilinx ISE 8.2i ® Project Navigator2. 选择File ® Open Project3. 根据以下路径选择arwz_pace.iseVhdl 使用: c:\xu p\fpgaflow\labs\vhdl\lab2\arwz_paceVerilog使用: c:\xu p\fpgaflow\labs\veriloglab2\arwz_pace4. 点击打开设计的阐述中没有DCM组件。

利用Spartan

利用SpartanSpartan-3能以突破性的价位点实现功能。

本文阐述了Spartan-3 FPGA 针对DSP而优化的特性，并通过实现示例分析了它们在性能和成本上的优势。

全部低成本的FPGA都以颇具吸引力的价格提供基本的规律性能，并能满足广泛的多用途设计需求。

然而，当考虑在FPGA构造中嵌入DSP功能时，必需挑选高端FPGA以获得诸如嵌入式乘法器和分布式存储器等平台特性。

Spartan-3 FPGA的面世转变了嵌入式DSP的应用前景。

虽然Spartan-3系列器件的价位可能较低，但它们同样具有DSP设计所需的平台特性。

这些平台特性能够以较高的面积利用率实现信号处理功能，使设计达到更低价位点。

Spartan-3器件用作协处理器或预/后处理器是十分抱负的，它们将运算密集型功能从可编程DSP上卸载下来以增加系统性能。

1 针对DSP而优化公司的Spartan-3器件采纳90nm工艺技术以及300mm晶圆，大大降低了FPGA的成本。

与此同时，这些器件还包括诸如嵌入式18×18位乘法器、大块存储器(18kb)、分布式RAM以及移位寄存器等关键DSP资源。

这些高级特性意味着采纳Spartan-3 FPGA，能以比其它竞争FPGA 低得多的价位实现DSP算法。

图1：增加型架构允许用单个LUT代替16个寄存器。

除增强系统的基本性能之外，这些嵌入式特性还能提高器件的利用率。

例如，假如在规律结构中实现Spartan-3嵌入式乘法器，需要占用300~400个规律单元(LE)。

此外，由于嵌入式乘法器紧邻规律结构，所以拓展其功能(比如创建加法器或者级联多个乘法器来支持复杂的算法功能)是十分容易的。

为提高效率，许多DSP功能以时分复用的形式在管道中得以很好实现。

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SPARTAN-3E说明书第13章

Spartan －3E 开发板包括一个Micron Technology 公司的512Mbit （32Mx16）容量16位接口DDR SDRAM （MT46VM16），如图13－1所示。

DDR SDRAM 的所有管脚都连接到FPGA 的I/O Bank3。

I/O Bank3和DDR RAM 需要的2.5V 电源由LTC3412稳压芯片从板上5V 电源得到。

FPGA 和DDR SDRAM 共用的1.25V 的参考电压由2.5V 经电阻分压得到。

图13－1：Micron 512Mbit DDR SDRAM 的FPGA 接口DDR RAM 接口的所有信号都接有终端电阻。

第十三章DDR SDRAM UG230_c13_01_022406差分时钟脚SD_CK_P被反馈到FPGA的I/O Bank0的B9脚，以使FPGA的数字时钟管理器（DCM）获得最好效果。

MicroBlaze处理器的OPB DDR控制器需要连接这个时钟路径。

MicroBlaze处理器的OPB DDR控制器的IP核的相关文档可从EDK8.1i开发软件内获得(见107页“相关资源”)。

DDR SDRAM的连接表13－1显示FPGA与DDR SDRAM的连接。

表13－1 FPGA与DDR SDRAM的连接类型DDR SDRAM信号名FPGA管脚号功能SD_A12 P2SD_A11 N5SD_A10 T2SD_A9 N4SD_A8 H2SD_A7 H1SD_A6 H3SD_A5 H4SD_A4 F4SD_A3 P1SD_A2 R2SD_A1 R3地址SD_A0 T1地址输入表13－1 FPGA与DDR SDRAM的连接（续）种类DDR SDRAM信号名FPGA管脚号功能SD_DQ15 H5SD_DQ14 H6SD_DQ13 G5SD_DQ12 G6SD_DQ11 F2SD_DQ10 F1SD_DQ9 E1SD_DQ8 E2SD_DQ7 M6SD_DQ6 M5SD_DQ5 M4SD_DQ4 M3SD_DQ3 L4SD_DQ2 L3SD_DQ1 L1数据SD_DQ0 L2数据IOSD_BA1 K6SD_BA0 K5Bank地址输入SD_RAS C1SD_CAS C2SD_WE D1命令输入SD_CK_N J4SD_CK_P J5差分时钟输入SD_CKE K3 时钟使能输入，高电平有效SD_CS K4 片选输入，低电平有效SD_UDM J1 SD_LDM J2 数据屏蔽。

Xilinx公司Spartan3系列配置电路

1.上电后，FPGA 芯片内部时钟开始工作；2.PROM 接收到FPGA 传来的时钟信号后，开始工作；3.PROM 把CF 脚拉低，也就是把FPGA 的PROG/PROG_B 拉低；4.FPGA 检测到PROG 信号有超过500纳秒的低脉冲后，FPGA 开始清除内部已有的配置（打扫房间），以待新的配置数据可以被接收。

PROG 由低返回高后，FPGA 立即把DONE 和INIT_B 都拉低，而这两个一个是PROM 的使能信号，一个是PROM 的RESET 信号，CLK 12CE13OE/RESET 11BUSY5EN_EXT_SEL25REV_SEL127REV_SEL026CF6CEO10CLKOUT9D028D129D232D333D443D544D647D748Configuring in FPGA Master Serial ModeMaster Serial configuration mode (shown in Figure2-1) is most commonly used withconfiguration PROMs, because it is simple to implement. Only a small number of signals arerequired to interface the PROM with the FPGA, and an external clock source is not requiredfor configuration. In FPGA Master Serial mode, the FPGA generates the configuration clock.In this mode, data is available on the PROM Data (D0) pin when CF is High, and CE and OEare enabled. New data is available a short access time after each rising clock edge.Figure 2-1:FPGA Master Serial Configuration SetupChoose a Configuration Mode: M[2:0]The mode select pins, M[2:0], define the configuration mode that the FPGA uses to load its bitstream, as shown in Table 2-1. The logic levels applied to the mode pins is sampled on the rising edge of INIT_B , immediately after the FPGA completes initializing its internal configuration memory.M[2:0] Functional Differences between Spartan-3 Generation FamiliesTable 2-2 summarizes the slight differences in functionality between the Spartan-3 generation families.Table 2-1:Mode Pin Settings and Associated FPGA Configuration Mode by FamilyM[2:0]FPGA FamilySpartan-3 Spartan-3ESpartan-3ASpartan-3A DSPSpartan-3AN<0:0:0>Master Serial (Platform Flash) Mode<0:0:1>Reserved Master SPI Mode<0:1:0>Reserved BPI Up <0:1:1>Master ParallelBPI DownReservedInternal MasterSPI<1:0:0>Reserved <1:0:1>JTAG Mode <1:1:0>Slave Parallel Mode <1:1:1>Slave Serial ModeTable 2-2:M[2:0] Mode Pin Differences between Spartan-3 Generation FPGAsSpartan-3 FPGASpartan-3E FPGAExtended Spartan-3A Family FPGAsAvailable as possible user I/O pin after configuration?No Yes Yes Dedicated internal pull-up resistor during configuration?YesNoYesMechanism to define post-configuration behaviorM2Pin , M1Pin , M0Pin bitstream options User I/O User I/OInput supply voltage V CCAUX V CCO_2V CCO_2Output supply voltageN/A V CCO_2V CCO_2Same voltage as other pins in the configuration interface?Only when interface is at2.5VYesYesProgram or Reset FPGA: PROG_BThe PROG_B pin is an asynchronous control input to the FPGA. When Low, the PROG_B pinresets the FPGA, initializing the configuration memory. When released, the PROG_B begins theconfiguration processes. The initialization process does not start until PROG_B returns High.Asserting PROG_B Low for an extended period delays the configuration process. The variousPROG_B functions are outlined in Table 2-7.At power-up or after a master reset, PROG_B always has a pull-up resistor to V CCAUX,regardless of the “Pull-Up Resistors During Configuration” control input. Afterconfiguration, the bitstream generator option ProgPin defines whether or not the pull-up resistoris remains active. By default, the ProgPin option retains the pull-up resistor.Table 2-7: PROG_B OperationAfter configuration, hold the PROG_B input High. Any Low-going pulse on PROG_B, lasting500 ns or longer (300 ns in the Spartan-3 FPGAs), restarts the configuration process.The PROG_B pin functionality is identical among all Spartan-3 generation FPGAs.Figure2-3 shows the basic point-to-point topology where the CCLK output from the Master FPGA drives one clock input receiver, either on the configuration PROM or on a slave FPGA.Caution!On Spartan-3E and Extended Spartan-3A family FPGAs, be sure to define a valid logic level on CCLK. Otherwise, the clock trace might float and cause spurious clocking to other devices in the system.Figure 2-3:Point-to-Point: Master CCLK Output Drives Single Clock Load Figure2-4 shows the basic multi-drop flyby topology where the CCLK output from the Master FPGA drives two or more clock input receivers. Constrain the trace length on any clock stubs.Figure 2-4:Multi-Drop: Master CCLK Output Drives Two Clock InputsFigure 2-5 shows a star topology where the Master FPGA CCLK transmission line branches to the multiple clock receiver inputs. The branch point creates a significant impedance discontinuity. Do not use this topology.ConfigRate: Bitstream Option for CCLKFor Master configuration mode, the ConfigRate bitstream generator option defines thefrequency of the internally-generated CCLK oscillator. The actual frequency isapproximate due to the characteristics of the silicon oscillator and varies by up to 50% over the temperature and voltage range. On Spartan-3E and Extended Spartan-3A family FPGAs, the resulting frequency for every ConfigRate setting is fully characterized and specified in the associated FPGA family data sheet. At power-on, CCLK always starts operation at its lowest frequency. Use the ConfigRate option to set the oscillator frequency to one of the other values shown in Table 2-8.Set this option graphically in “ISE Software Project Navigator,” page 42, as shown in Step 7 in Figure 1-7, page 44.The FPGA does not start operating at the higher CCLK frequency until the ConfigRate control bits are loaded during the configuration process.Persist: Reserve CCLK As Part of SelectMAP InterfaceBy default, any clocks applied to CCLK after configuration are ignored unless thebitstream option Persist :Yes is set, which retains the configuration interface. If Persist :Yes , then all clock edges are potentially active events, depending on the other configuration control signals. On Spartan-3E and Extended Spartan-3A family FPGAs, CCLK becomes a full-featured user-I/O pin after configuration.Figure 2-5:Star Topology Is Not RecommendedUG191_c2_07_112206Z 0ImpedanceDiscontinuityZ 0Clock Input 1Z 0Clock Input 2Clock In ock InpCCCLKMaster FPGAAs highlighted in Table 2-2, page 50, the Extended Spartan-3A family FPGAs add a few more dedicated internal pull-up resistors, as shown in Table 2-10. On Spartan-3E FPGAs, these pins do not have a dedicated internal pull-up resistor, but do have an optional pull-up resistor controlled when HSWAP =0.The Spartan-3 FPGA family uses dedicated configuration pins, as shown in Table 2-11. The post-configuration behavior is controlled by bitstream settings.Table 2-9:Pins with Dedicated Pull-Up Resistors during Configuration (All Spartan-3 Generation FPGAs)Pin Name Pull-Up Resistor SupplyRailPost Configuration ControlPROG_B V CCAUX ProgPin BitGen settingDONE V CCAUXDonePin and DriveDone BitGen settings Pull-up during Configuration control input,HSWAP , PUDC_B , or HSWAP_EN (see Table 2-12)VCCO_0Spartan-3E and Extended Spartan-3A family FPGAs: User I/O after configuration. Controlled by the FPGA applicationSpartan-3 FPGA: Controlled by HswapenPin BitGen settingINIT_BSpartan-3E/3A/3AN/ Spartan-3A DSP FPGAs:VCCO_2Spartan-3 FPGA:VCCO_4 or VCCO_BOTTOMUser I/O after configuration. Controlled by the FPGA applicationTDI V CCAUX TdiPin BitGen setting TMS V CCAUX TmsPin BitGen setting TCK V CCAUX TckPin BitGen setting TDOV CCAUXTdoPin BitGen settingTable 2-10:Pins with Dedicated Pull-Up Resistors during Configuration (Extended Spartan-3A Family FPGAs Only)Pin Name Pull-Up Resistor Supply RailPost Configuration ControlM[2:0]VCCO_2User I/O after configuration. Controlled by the FPGA applicationVS[2:0]VCCO_2Pull-up resistors only active when M[2:0]=<0:0:1>, Master SPI mode, or in Spartan-3AN FPGAs when M[2:0]=<0:1:1>, Internal Master SPI mode. User I/O after configuration. Controlled by the FPGA applicationPin DescriptionsTable 2-15 lists the various pins involved in the configuration process, including which configuration mode, the pin’s direction, and a summary description. The table also describes how to use the pin during and after configuration.Table 2-13:Pull-Up Resistor Ranges by Spartan-3 Generation FamilyVoltage RangeSpartan-3 FPGASpartan-3E FPGASpartan-3A/3ANSpartan-3A DSP FPGAUnitsV CCAUX or V CCO = 3.0 to 3.6V5.1 to 23.9k ΩV CCO = 3.0 to 3.45V 1.27 to 4.11 2.4 to 10.8V CCAUX or V CCO = 2.3 to 2.7V1.15 to 3.252.7 to 11.8 6.2 to 33.1V CCO = 1.7 to 1.9V2.45 to 9.104.3 to 20.28.4 to 52.6Table 2-14:Recommended External Pull-Up or Pull-down Resistor Values to Define Input Values during Configuration PUDC_B, HSWAP , orHSWAP_EN Desired Pull Direction I/O StandardSpartan-3 FPGASpartan-3E FPGASpartan-3A/3AN Spartan-3A DSPFPGA= 0(also applies to all pins that have a dedicated pull-up resistor during configuration, see “Pins with Dedicated Pull-Up Resistorsduring Configuration,”page 62)Pull-UpAll No pull-up required. Internal pull-up resistors areenabled. See Table 2-13 for resistor range.Pull-Down(required to overcome maximum I RPU current and guarantee V IL )LVCMOS33LVTTL ≤ 330 Ω≤ 620 Ω≤ 1.1k ΩLVCMOS25≤ 470 Ω≤ 820 Ω≤ 1.8k ΩLVCMOS18≤ 510 Ω≤ 820 Ω≤ 3.3k ΩLVCMOS15≤ 820 Ω≤ 1.2 k Ω≤ 5.4k ΩLVCMOS12≤ 1.5 k Ω≤ 1.5 k Ω≤ 9.6k Ω= 1(optional pull-up resistors are disabledduringconfiguration. Does not apply to pins with dedicated pull-up resistors during configuration)Pull-Up (required to overcome single-load, maximum I L leakage current and guarantee V IH )LVCMOS33LVTTL ≤ 40k Ω≤ 100k ΩLVCMOS25≤ 60k ΩLVCMOS18≤ 37k ΩLVCMOS15≤ 28k ΩLVCMOS12≤ 38k ΩPull-Down(required to overcome single-load, maximum I L leakage current and guarantee V IL )LVCMOS33LVTTL ≤ 32k Ω≤ 80k ΩLVCMOS25≤ 70k ΩLVCMOS18≤ 38k ΩLVCMOS15LVCMOS12≤ 59k ΩTable 2-15:Spartan-3 Generation Configuration Pins, Associated Modes, and FunctionPin Name Config.Mode(s)FPGADirectionDescription During Configuration After ConfigurationHSWAPor PUDC_Bor HSWAP_EN (depends on FPGA family)All Input User I/O Pull-Up Control.When Low duringconfiguration, enablespull-up resistors in all I/Opins to respective I/O bankV CCO input.0: Pull-ups duringconfiguration1: No pull-upsDrive at valid logiclevel throughoutconfiguration.Spartan-3:Dedicated pin (don’tcare afterconfiguration)Spartan-3ESpartan-3ASpartan-3ANSpartan-3A DSP:User I/OM[2:0]All Input Mode Select. Selects theFPGA configuration modeas defined in Table2-1.Must be at the logiclevels shown inTable2-1, page50.Sampled when INIT_Bgoes High.User I/O (dedicatedon Spartan-3 FPGAs)DIN SerialModes, SPI Input Serial Data Input. for allserial configuration modesReceives serial datafrom PROM serial dataoutput.User I/OCCLK MasterModes, SPI,BPIOutput(treat asI/O forsignalintegrity)Configuration Clock.Generated by FPGAinternal oscillator.Frequency controlled byConfigRate bitstreamgenerator option. See“Configuration Clock:CCLK,” page56.Drives PROM’s clockinput.User I/O (dedicatedon Spartan-3 FPGAs)Slave Modes Input Configuration clock input.Input configurationclock source.DOUT Output Serial Data Output. Not used in single-FPGA designs; DOUTis pulled up, notactively driving. In aserial daisy-chainconfiguration, this pinconnects to DIN inputof the next FPGA in thechain.User I/OINIT_B All Open-drainbidirec-tional I/O Initialization Indicator.Active Low. See“Initializing ConfigurationMemory, ConfigurationError: INIT_B,” page61.Drives Low afterpower-on reset (POR)or when PROG_Bpulsed Low while theFPGA is clearing itsconfiguration memory.If a CRC error detectedduring configuration,FPGA again drivesINIT_B Low.User I/O. If unusedin the application,drive INIT_B High orLow to avoid afloating value. SeeINIT_B “AfterConfiguration”.DONE All Open-drainbidirec-tional I/O FPGA ConfigurationDone. Low duringconfiguration. Goes Highwhen FPGA successfullycompletes configuration.Powered by V CCAUXsupply.0: FPGA not configured1: FPGA configuredSee “DONE Pin,” page52Actively drives Lowduring configuration.When High,indicates that theFPGA successfullyconfigured.PROG_B All Input Program FPGA. ActiveLow. When asserted Lowfor 500 ns or longer, forcesthe FPGA to restart itsconfiguration process byclearing configurationmemory and resetting theDONE and INIT_B pins. Ifdriving externally with a3.3V output, use an open-drain or open-collectordriver or use a currentlimiting series resistor. See“Program or Reset FPGA:PROG_B,” page56.Must be High duringconfiguration to allowconfiguration to start.Drive PROG_B Lowand release toreprogram FPGA.Spartan-3E Spartan-3A Spartan-3AN Spartan-3A DSPFPGA:VS[2:0]Master SPI Input Variant Select. Instructs theFPGA how to communicatewith the attached SPI FlashPROM.Must be at the logiclevels shown inTable4-2, page105.Sampled when INIT_Bgoes High.User I/OSpartan-3E Spartan-3A Spartan-3AN Spartan-3A DSPFPGA:MOSI Master SPI Output Serial Data Output. FPGA sends SPI Flashmemory readcommands andstarting address to thePROM’s serial datainput.User I/OSpartan-3E Spartan-3A Spartan-3AN Spartan-3A DSP FPGA:CSO_B Master SPI Output Chip Select Output. ActiveLow.Connects to the SPIFlash PROM’s SlaveSelect input. IfHSWAP/PUDC_B=1,connect this signal to a4.7 kΩ pull-up resistorto 3.3V.Drive CSO_B Highafter configuration todisable the SPI Flashand reclaim theMOSI, DIN, andCCLK pins.Optionally, re-usethis pin and MOSI,DIN, and CCLK tocontinuecommunicating withSPI Flash.Table 2-15:Spartan-3 Generation Configuration Pins, Associated Modes, and Function (Cont’d)Pin Name Config.Mode(s)FPGADirectionDescription During Configuration After ConfigurationSpartan-3E Spartan-3A Spartan-3AN Spartan-3A DSPFPGA:CSI_B Spartan-3FPGA:CS_B BPI, SlaveParallelInput Chip Select Input. ActiveLow.er I/O. If bitstreamoption Persist:Yes,becomes part ofSelectMap parallelperipheral interface.RDWR_B BPI, SlaveParallel Input Read/Write Control. ActiveLow write enable. Readfunctionality typically onlyused after configuration, ifbitstream optionPersist:Yes.Must be Lowthroughoutconfiguration. Do notchange logic levelwhile CSI_B is LowUser I/O. If bitstreamoption Persist:Yes,becomes part ofSelectMap parallelperipheral interface.Spartan-3E Spartan-3A Spartan-3AN Spartan-3A DSPFPGA:LDC0BPI Output PROM Chip Enable Connect to parallelPROM chip-selectinput (CS#). FPGAdrives this signal Lowthroughoutconfiguration.User I/O. If theFPGA does not accessthe PROM afterconfiguration, drivethis pin High todeselect the PROM.A[23:0], D[7:0],LDC[2:1], and HDCthen becomeavailable as user I/O.Spartan-3E Spartan-3A Spartan-3AN Spartan-3A DSPFPGA:LDC1BPI Output PROM Output Enable Connect to the parallelPROM output-enableinput (OE#). The FPGAdrives this signal Lowthroughoutconfiguration.User I/OSpartan-3E Spartan-3A Spartan-3AN Spartan-3A DSPFPGA:HDC BPI Output PROM Write Enable Connect to parallelPROM write-enableinput (WE#). FPGAdrives this signal Highthroughoutconfiguration.User I/OSpartan-3E Spartan-3A Spartan-3AN Spartan-3A DSPFPGA:LDC2BPI Output PROM Byte Mode This signal is not usedfor x8 PROMs. ForPROMs with a x8/x16data width control,connect to PROM byte-mode input (BYTE#).User I/O. Drive thispin High afterconfiguration to use ax8/x16 PROM in x16mode.Pin Name Config.Mode(s)FPGADirectionDescription During Configuration After ConfigurationPin Behavior During ConfigurationTable 2-16, Table 2-17, and Table 2-18 show how various pins on Spartan-3 generation FPGAs behave during the configuration process. The actual behavior depends on the settings applied to the M2, M1, and M0 (M[2:0]) mode select pins and the pin that controls the optional pull-up resistors, called HSWAP , PUDC_B , or HSWAP_EN depending on the specific Spartan-3 generation FPGA family. The M[2:0] mode select pins determine which of the I/O pins are active and borrowed during configuration and how they function. In JTAG configuration mode, no user-I/O pins are borrowed for configuration.The Dedicated Pull-Up Resistor column indicates pins that always have a pull-up resistor enabled during configuration, regardless of the PUDC_B , HSWAP , or HSWAP_EN input. After configuration, the behavior of these pins is either defined by specific bitstream generator options or by the FPGA application itself.Table 2-16, Table 2-17, and Table 2-18 show the FPGA pins that are either borrowed or dedicated during configuration. The specific pins are listed by FPGA configuration mode along the top. For each pin, the table also indicates the power rail that supplies the pin during configuration. A numeric value such as “2”, indicates that the associated pin is located in I/O Bank 2 and powered by the VCCO_2 supply inputs. Spartan-3E andExtended Spartan-3A family FPGAs have four I/O banks; the Spartan-3 FPGA family has eight I/O banks.The pin names are color-coded using the same colors used in the package pinout tables and footprint diagrams found in the respective Spartan-3 generation data sheet. Blackrepresents the dedicated JTAG pins; yellow represents the dedicated configuration pins; light blue represents the dual-purpose configuration pins that become user-I/O pins after configuration.Spartan-3E FPGA:A[23:0]Spartan-3ASpartan-3ANSpartan-3A DSPFPGA:A[25:0]BPIOutputParallel PROM Address outputsConnect to PROM address inputs.User I/O.D[7:0]Master Parallel, BPI, Slave Parallel,SelectMAPInput Data InputData captured by FPGAUser I/O. If bitstream option Persist :Yes , becomes part of SelectMap parallel peripheral interface.Spartan-3/Spartan-3E FPGA:BUSYBPI, Slave Parallel (SelectMAP )OutputFPGA Busy Indicator. Used primarily in Slave Parallel interfaces that operate at 50MHz and faster. Same function is on DOUT pin in the Extended Spartan-3A family.Not used during BPI mode configuration but actively er I/O. If bitstream option Persist :Yes , becomes part of SelectMap parallel peripheral interface.Pin Name Config. Mode(s)FPGA DirectionDescriptionDuring Configuration After ConfigurationSupported Platform Flash PROMsTable 3-4 shows the smallest available Platform Flash PROM to program one Spartan-3generation FPGA. A multiple-FPGA daisy-chain application requires a Platform Flash PROMlarge enough to contain the sum of the various FPGA bitstream sizes.Table 3-4: Number of Bits to Program a Spartan-3 Generation FPGA and SmallestPlatform Flash PROMFamily FPGANumber of Smallest Possible Configuration Bits Platform Flash PROMXC3S50A437,312XCF01SXC3S200A1,196,128XCF02S Spartan-3A XC3S400A1,886,560XCF02S (Spartan-3AN)XC3S700A2,732,640XCF04SXC3S1400A4,755,296XCF08Por XCF04S + XCF02SXC3SD1800A8,197,280XCF08PSpartan-3A DSP or two XCF04S PROMs XC3SD3400A11,718,304XCF16PXC3S100E581,344XCF01SXC3S250E1,353,728XCF02SSpartan-3E XC3S500E2,270,208XCF04SXC3S1200E3,841,184XCF04SXC3S1600E5,969,696XCF08Por XCF04S + XCF02SXC3S50439,264XCF01SXC3S2001,047,616XCF01SXC3S4001,699,136XCF02SXC3S10003,223,488XCF04S Spartan-3XC3S15005,214,784XCF08Por XCF04S + XCF02SXC3S20007,673,024XCF08Por 2 x XCF04SXC3S400011,316,864XCF16PXC3S500013,271,936XCF16PThere are two possible design solutions for FPGA designs that require 8 Mbit PROMs: use either a single 8 Mbit XCF08P parallel/serial PROM or two cascaded XCFxxS serial。

spartan-3_FPGA设计

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这些板卡的一些供应商推出了配备多个FPGA的板卡，瞄准先进电信运算架构(A TCA)应用。

这种板卡也能被用作垂直市场应用的开发平台。

初学者开发套件如果FPGA初学者想通过一些低成本的板卡来熟悉FPGA架构和配置技术，那不妨试试初学者开发套件或预算价评估板。

这些工具的价格在大约50美元到400美元之间，它们通常都非常简单，包含目标FPGA或CPLD、一个小的电路实验板、几个指示器、一些连接器或I/O信号连接点(图1)。

这些板卡包括：Alearep B.V提供的用于Altera Cyclone FPGA开发的Twister卡、Lattice半导体公司的LatticeEC评估板的标准版、Xilinx公司合作伙伴Digilent提供的Spartan 3学习板和Actel公司的Fusion初学者套件。

另外还有许多由FPGA供应商及第三方供应商提供的，从通用性平台到针对某一应用解决方案的低成本评估板和开发板。

1.1.1 可配置逻辑模块（CLB）_Xilinx可编程逻辑器件设计与开发（基础篇）_[共5页]

第1章 Spartan-3系列
FPGA
2∙硬件乘法器模块（Multiplies）：Spartan-3A DSP平台包含一个特殊的DSP乘加模块DSP48A，而其他Spartan-3器件中都是18×18的硬核乘法器。

∙数字时钟管理器（DCM）：实现时钟的倍频/分频、相移等功能。

这5个功能单元在Spartan-3内部的排列如图1-1所示。

图1-1 Spartan-3 中各功能单元分布
1.1 Spartan-3 系列内部结构
本节将详细介绍Spartan-3系列器件的内部模块，以便读者对Spartan-3系列FPGA内部模块有一个较深入的了解。

只有深入了解FPGA的内部结构，才能有效地利用它，在很大程度上提高设计者的设计优化能力——用较少的资源，实现较多的功能、较高的性能。

1.1.1 可配置逻辑模块（CLB）
图1-2所示为Spartan-3的CLB示意图。

1个CLB包含4个SLICE，其中2个为SLICEM（有ROM、分布式存储器、移位寄存器和逻辑功能），另外2个为SLICEL（只可以实现ROM和逻辑功能）。

1个SLICE包含两个查找表（Look Up Table，简称LUT）、2个触发器，还有多路复用器和快速先行进位链资源。

由于SLICEM中的LUT具有存储器功能，因此1个CLB可以实现4个16位可寻址移位寄存器，而且还可以级联，形成更大的移位寄存器。

在1个CLB中可以实现16选1多路复用器，在2个CLB中可以实现32选1多路复用器，且只需1级逻辑，具有较高的性能。

CLB与CLB之间通过开关矩阵（Switch Matrix）实现互连。

Spartan-3+FPGA+系列中高效PCB+布局的LVDS+信号倒相设计技巧

Spartan-3 FPGA系列中高效PCB布局的LVDS信号倒相作者：Nick Sawyer等关键词：PCB， Spartan-3，LVDS，FPGA摘要：本应用指南说明 Spartan- 3 FPGA 系列如何仅通过在接收器数据通路中加入一个倒相器即可避免大量使用过孔，并且在不要求 PCB 重新设计的情况下即可解决意外的 PCB 迹线交换问题。

提要在比较简单的未大量使用过孔的四层或六层 PCB 上，可能很难对 LVDS 或 LVPECL 这类差分信号布线。

其原因是，驱动器上的正极引脚必须驱动接收器上的相应正极引脚，而负极引脚则必须驱动接收器的负极引脚。

有时迹线以错误的方向结束，这实际上是向电路中添加了一个倒相器。

本应用指南说明 Spartan?- 3 FPGA 系列如何仅通过在接收器数据通路中加入一个倒相器即可避免大量使用过孔，并且在不要求 PCB 重新设计的情况下即可解决意外的 PCB 迹线交换问题。

这项技术同样适用于将 FPGA 用作驱动器的情况，而且交换迹线可使得在其他器件或连接器上的 PCB 布线更容易．简介图1 所示为一个 PCB 示例，其中正极引脚驱动接收器的正极引脚，负极引脚驱动接收器的负极引脚。

如果引脚被意外交换，那么 PCB 迹线实际上就变成了一个倒相器，这就可能需要电路板重新设计。

图2 说明 Spartan-3 FPGA 系列如何通过在接收器数据通路中加入必要的倒相器来解决这一问题。

有此功能，设计人员便可以为简化布线而任意交换迹线。

因此，PCB 设计人员可以为实现最大信号完整性而自由布置差分对；所发生的任何交换都可以在 FPGA 内部得到校正。

如果使用 DCM （请参阅“异步输入”），则这一布线的自由仅适用于数据线，而“不”适用于时钟线。

交换线路绝对不会损坏器件。

吸收倒相器示例在两种情况下，可以向前吸收倒相器：1. 当直接驱动触发器输入时2. 当驱动到逻辑函数中时在第一种情况下，Spartan-3 FPGA 系列在 CLB 触发器的直接 (D) 输入路径上有一个多路复用器（如图3 所示）。

【豆丁-精品】-FPGA设计中DCM的原理分析及应用研究

技术创新《微计算机信息》(嵌入式与SOC )2009年第25卷第12-2期360元/年邮局订阅号：82-946《现场总线技术应用200例》PLD CPLD FPGA 应用FPGA 设计中DCM 的原理分析及应用研究The reliability analyse of DCM and application in FPGA ’s design(1.中国科学院长春光学精密机械与物理研究所;2.中国科学院研究生院)李丙玉1,2王晓东1吕宝林1刘文光1LI Bing-yu WANG Xiao-dong LV Bao-lin LIU Wen-guang摘要:为了应用FPGA 中内嵌的数字时钟管理(DCM)模块建立可靠的系统时钟。

首先对DCM 的工作原理进行分析,然后根据DCM 的工作原理给出了一种DCM 动态重配置的设计方法。

DCM 动态重配置设计是利用一个常有的时钟对DCM 的工作状态标识进行监测,当DCM 由于输入时钟的瞬时抖动或突然变化而失锁后,自动产生一个脉冲将DCM 复位,使其重新锁定并恢复正常工作。

实验结果表明:DCM 动态重配置设计中,恢复时间的设计是DCM 重配置成功的关键,在xc2vp40芯片中,当恢复时间大于10ms 时,DCM 可以被复位并重新配置成功。

关键词:数字时钟管理模块;动态重配置;恢复时间中图分类号:TP391.9文献标识码:BAbstract:In order to use the digital clock manage (DCM)module embedded in FPGA to establish reliable system clock.First of all,make a analyse to principle of DCM,and then ,According to the principle of DCM offered a DCM dynamic re -configuration design.The DCM dynamic re-configuration design is using a always worked clock to monitor the output state mark of DCM,once the DCM is found working abnormally because of the disturbance or change on the input clock,generate a pluse to get the DCM re-locked and work again.Experimental results show that the key of success of re -configuration is the design of the resume time.In the chip of xc2vp40,once the resmue time beyond 10ms.The DCM can be reset and re-configuration successfully.Key words:DCM;Dynamic re-configuration;resmue time文章编号:1008-0570(2009)12-2-0164-031引言随着电子产品更新速度的加快,产品开发周期逐渐缩短,FPGA 因其强大的功能和可重配置性在工程中的应用越来越多。

基于Spartan 3E平台对DC~20MHz信号进行综合分析

基于Spartan 3E平台对DC~20MHz信号进行综合分
析
一、项目实现构思
背景分析
随着信息技术的不断提高，信号测量越来越复杂，测量仪器也变得越来越多，从而使得仪器的集成化成为当今测量仪器发展的热点。

NI、安捷伦、泰克等国内外企业也已经在这个方面进行研究，而且现在越来越多的以通信类和消费类为代表的电子产品都工作在中低频段，传统的频谱分析仪大都采用超外差法对信号进行处理，利用这种方法可以对高频率信号进行分析和测量，但难于实现中低频信号分析，而目前国内外相应的分析仪器尚未成熟。

本系统以MicroBlaze为核心处理芯片，将对中低频信号的频域分析，时
域分析和系统网络分析功能融合为一体，并可作为独立信号源，同时高载频信号经分析解调后得出基带信号可以进而实现传统仪器的功能。

特色描述。

采用Spartan3系列可编程逻辑器件实现智能变送器的设计

采用Spartan3系列可编程逻辑器件实现智能变送器的设计在工业自动化控制系统中，过程参数压力、差压、绝对压力、流量等工艺参数均要严格控制，而这类参数的测量与监控大多使用变送器。

变送器是玉业过程重要的基础自动化设备之一，是工业过程自动控制中应用最广、使用最多的一种现场仪表。

随着高参数、大容量设备的增加和过程工艺的复杂化，变送器用量不断增多。

随着工业自动化控制技术的发展，自控水平越来越高，对过程参数控制精度要求越来越严，要求变送器表不仅精度高，而且要功能多、稳定可靠、能准确传送过程参数（压力、差压、绝压、流量）、抗干扰能力强、使用维护简单，并能与控制器、执行器等设备组成功能强大的控制系统，实现通讯和过程的自动控制。

所以，过去的变送器由于受测量原理和通讯所限，很难实现这种高精度控制要求，因此，自然而然地产生了原理先进具有通讯功能的智能变送器。

这类先进的智能变送器集现代科技与一身，是微电子技术、精密机械加工技术、计算机技术和现代通讯技术完美结合的产物，能实现过程控制的多种要求，推动了整个自控技术的向前发展。

先进的智能变送器是工业过程控制技术发展的需要，也是工艺过程实现高精度控制的必须，具有很好的市场前景。

1 智能变送器的总体设计本智能变送器由前端信号调理电路、高速A/D采样电路、数字信号处理电路、模拟输出电路和数字输出电路组成。

如图1所示。

分析不同类型的传感器，其输出信号可分为电流信号、电压信号和电荷信号3大类，相应地设计了3种信号调理电路。

以大型设备振动监测项目为例，县体的传感器有加速度、速度和位移传感器。

选择不同的前端信号调理电路，变成统一规格的电压信号供后面的A/D 采样。

A/D采样部分对前端电路的输出电压信号进行采样。

A/D采样芯片采用ADI公司的AD7264,AD7264是双通道同步采样、14-bit、高速、低功耗、逐次逼近型模数转换器，采用5V单电源供电，采样速率高达1 MSPS.A/D采样电路与前端信号调理电路用同一隔离。

FPGA入门教程-Spartan-3A

NET "LED<10>" LOC = "K14" ; NET "LED<11>" LOC = "K15" ; NET "LED<12>" LOC = "J16" ; NET "LED<13>" LOC = "K16" ; NET "LED<14>" LOC = "H14" ; NET "LED<15>" LOC = "J14" ; NET "clk" LOC = "P9" ;
如图右键点击xc3s500e-4fg320，选择New Source。
选择VHDL Module，右侧输入文件名（文件名不能由数字开头），点Next进入下一步。
本次实验是点亮实验板上的LED灯，我们这里可以用一个std_logic_vector 来表示led的输出端口。实验板上有8个LED灯，所以位宽为8。当你想点亮一个LED灯，只需给该led灯赋值‘1’高电平而其他位为‘0’；例如点亮第一个led灯，则：led <= “00000001”; 这样的可以了，方法有很多种，仅供示范。
我们这个实验只需要用到管脚位置约束。那什么又是管脚位置约束呢？我们写的代码中有各种端口。你在Port声明里有时钟CLK，有复位RST，有流水灯输出LED，由于我们要把程序烧进板子里，那么我们就要通过UCF文件告诉板子ห้องสมุดไป่ตู้我这个CLK对应你板子上的哪个管脚。
这个是实验板的芯片，可以看到有很多I/O口，即可编程输入/输出口单元（IOB）。是芯片与外界电路的接口部分，提供输入缓冲，输出驱动，接口电平转换等功能。为了便于管理和适应各种电气标准，图中我们可以看到IO Bank被分成4组，不同Bank的接口标准由其接口电压Vcco决定，一个Bank只有一种Vcco。

Xilinx FPGA 手册《Spartan 3E Over View》中文版

《Spartan 3E Over View》中文版Spartan-3系列结构由5个基本可编程功能单元构成：1．可编程逻辑单元（CLB），包含基于RAM的查找表（LTU）来实现逻辑和存储单元，可作为触发器或锁存器使用。

2．输入输出模块（IOB）控制I/O引脚和内部逻辑单元之间的数据流，每个IOB 提供三态门操作，兼容26种不同的限号标准。

具体交融标准参见Table 2（P4）.双倍速率同步动态随机存储器包含在内，数字控制阻抗提供自动的片上终端，简化了板子的设计。

3．每个RAM Block提供18-Kbit双口RAM。

4．乘法器模块实现两个18bit的二进制数据的乘法运算。

5．数字时钟管理模块提供自校准、全数字地时钟分配、延迟、倍频、分频和相移。

上述模块按照Figure 1（P3）组合，IOB将规则排列的CLB环绕起来。

XC3S50有一栏RAM Block嵌入在CLB的阵列中，XC3S200到2000有两栏RAM Block，XC3S4000和5000有四栏RAM Block。

每栏由几个18Kbit的RAM Block组成，每个18Kbit的RAM Block有一个专用的乘法器。

DCM在外部RAM栏的两头。

IOB有三个状态通道：输入、输出、高组态。

每个状态通道有一对存储单元，可以作为寄存器或锁存器。

三个信号路径分别如下：1.输入通道将信号直接从焊盘引脚传入，并通过一个可选择的可编程延迟单元到线I；或者通过一对可选择的存储单元到线IQ1和IQ2。

I、IQ1、IQ2直接通到CLB阵列。

延迟单元可以设置为0。

2.从CLB阵列出来的线O1和O2先后通过一个复用器和一个三态门驱动器后到达IOB输出引脚，通过复用器可以选择输出信号是否通过存储器。

3.从CLB阵列出来的线T1和T2通过复用器的选择可以直接至输出驱动器，也可以通过一对存储器后再到达驱动器。

当T1和T2被拉高时，输出为高组态。

也就意味着输出口为低有效。

以Spartan3系列为例详解FPGADCM

以Spartan3系列为例详解FPGADCM以Spartan3系列为例详解FPGA DCMDCM主要功能1. 分频倍频：DCM可以将输入时钟进行MulTIply 或者Divide，从而得到新的输出时钟。

2. 去Skew：DCM还可以消除Clock的Skew，所谓Skew就是由于传输引起的同一时钟到达不同地点的延迟差。

3. 相移：DCM还可以实现对输入时钟的相移输出，这个相移一般是时钟周期的一个分数。

4. 全局时钟：DCM和FPGA内部的全局时钟分配网络紧密结合，因此性能优异。

5. 电平转换：通过DCM，可以输出不同电平标准的时钟。

DCM的特点与能力（Spartan-3系列为例）数量：4 DCM / FPGA（也有例外）-- 应该够用了数字频率综合器输入（CLKIN）：1-280MHz延迟锁相环输入（CLKIN）：18-280MHz时钟输入源（CLKIN）：Global Buffer Input PadGlobal Buffer OutputGeneral-Purpose I/O （No Deskew）Internal Logic （No Deskew）-- 上面最后两个分别是外部的普通IO口和内部的逻辑，没有Deskew，所以时钟质量不会很好。

频率综合器输出（CLKFX、CLKFX180）：是CLKIN的M/D倍，其中M=2..32D=1..32-- 这样看来最大能倍频32倍，最小能16分频。

时钟Dividor输出（CLKDV）：是CLKIN的下列分频1.5，2，2.5，3，3.5，4，4.5，5，5.5，6，6.5，7，7.5，8，9，10，11，。

DCM功能分析及其使用方法

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2. 去skew：DCM还可以消除clock的skew，所谓skew就是由于传输引起的同一时钟到达不同地点的延迟差。

3. 相移：DCM还可以实现对输入时钟的相移输出，这个相移一般是时钟周期的一个分数。

4. 全局时钟：DCM和FPGA内部的全局时钟分配网络紧密结合，因此性能优异。

5. 电平转换：通过DCM，可以输出不同电平标准的时钟。

DCM的特点与能力(Spartan-3系列为例) ?数量：4 DCM / FPGA(也有例外) --应该够用了 ?数字频率综合器输入(CLKIN)：1-280MHz ?延迟锁相环输入(CLKIN)：18-280MHz ?时钟输入源(CLKIN)： Global buffer input pad Global buffer output General-purpose I/O (no deskew) Internal logic (no deskew) --上面最后两个分别是外部的普通IO口和内部的逻辑，没有deskew，所以时钟质量不会很好。

?频率综合器输出(CLKFX、CLKFX180)：是CLKIN的M/D倍，其中 M=2..32 D=1..32 --这样看来最大能倍频32倍，最小能16分频。

?时钟dividor输出(CLKDV)：是CLKIN的下列分频1.5, 2,2.5, 3,3.5, 4,4.5, 5,5.5, 6,6.5, 7,7.5, 8, 9, 10, 11, 12, 13, 14, 15, or 16 --发现没有，最大的分频也是16。

FPGA DCM使用详解

FPGA DCM使用详解DCM(Digital Clock Manager)即基础时钟管理模块，是基于Xilinx的FPGA普遍采用的DLL(Delay Lock Loop)模块，在时钟管理与控制方面，DCM功能更加强大，使用更加灵活。

一、DCM主要功能1.分频倍频：DCM可以将输入时钟进行multiply或者divide，从而得到新的输出时钟。

2.去skew：DCM还可以消除clock的skew，所谓skew就是由于传输引起的同一时钟到达不同地点的延迟差。

3.相移：DCM还可以实现对输入时钟的相移输出，这个相移一般是时钟周期的一个分数。

4.全局时钟：DCM和FPGA内部的全局时钟分配网络紧密结合，因此性能优异。

5.电平转换：通过DCM，可以输出不同电平标准的时钟。

DCM的特点与能力（Spartan-3系列为例）数量：4DCM/FPGA（也有例外）应该够用了数字频率综合器输入（CLKIN）：1-280MHz延迟锁相环输入（CLKIN）：18-280MHz时钟输入源（CLKIN）：1)Global buffer input pad2)Global buffer output3)General-purpose I/O(no deskew)4)Internal logic(no deskew)最后两个分别是外部的普通IO口和内部逻辑，没有deskew，所以时钟质量不会很好。

频率综合器输出（CLKFX、CLKFX180）：是CLKIN的M/D倍，其中M=2..32D=1..32这样看来最大能倍频32倍，最小能16分频。

时钟dividor输出（CLKDV）：是CLKIN的下列分频1.5,2,2.5,3,3.5,4,4.5,5,5.5,6,6.5,7,7.5,8,9,10,11,12,13,14,15,or16由此可见，最大的分频也是16，不过能支持半分频，比用频率综合器方便。

倍频输出（CLK2X、CLK2X180）：CLKIN的2倍频时钟conditioning、占空比调整：这个对所有时钟输出都施加，占空比为50%。

FPGA—DCM—数字时钟管理器

数字时钟管理器一、设计目的1、学习设计IPCore，并在使用中体会器便利性；2、利用IPCore的方式设计一个数字时钟管理器（DigitalClockManager）。

二、设计原理1、DCM概述DCM提供了一个完整的可以供片内和片外使用的时钟发生器。

DCM主要具有以下四项特点：数字时钟使同步、数字频率合成、数字相位移动、数字频谱调制。

2、Spartan-3E系列器件DCM模块的引出端口说明Spartan-3E系列器件DCM模块，引出端示意如图1所示。

图1DCM的引出端下面对DCM模块的信号作一些简要说明：CLKIN：输入时钟，是DCM的基准时钟信号。

CLKFB：反馈时钟输入，必须是来自CLK0或CLK2X的时钟。

RST：复位信号。

DSSEN：数字扩频使能控制。

高电平允许。

PSCLK：动态相位移动时钟，只有在动态调相时才有用。

PSEN：动态相位移动使能控制。

高电平允许。

PSINCDEC：动态相位移动增加或减小控制。

高电平，增加相位移动，低电平减小相位移动。

CLK0、CLK90、CLKl80、CLK270：是DCM的输出时钟，它们与CLKIN 的相位差分别固定是0度、90度、180度、270度。

在低频模式下，这4个输出都有效；在高频模式下，只有CLKl80输出有效。

当DCM的属性DLL—FREQI 厄NCY_MODE设为HIGH，即为高频模式，设置为LOW即为低频模式。

CLK2X：DCM的输出时钟，频率是CLKIN的2倍频。

CLK2X180：DCM的输出时钟，与CLK2X同频率，相位差180度。

CLKDV：DCM的输出时钟，是CLK0的分频输出，分频倍数可以设置为1.5，2，2.5，3，3.5，4，4.5，5，5.5，6，6.5，7，7.5，8，9，10，11，12，13，14，15，16。

以Spartan3系列为例 详解FPGA DCM

FPGA—DCM—数字时钟管理器

FPGA DCM 学习 设计实例详解

利用Spartan

SPARTAN-3E说明书第13章

Xilinx公司Spartan3系列配置电路

spartan-3_FPGA设计

1.1.1 可配置逻辑模块（CLB）_Xilinx可编程逻辑器件设计与开发（基础篇）_[共5页]

Spartan-3+FPGA+系列中高效PCB+布局的LVDS+信号倒相设计技巧

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基于Spartan 3E平台对DC~20MHz信号进行综合分析

采用Spartan3系列可编程逻辑器件实现智能变送器的设计

FPGA入门教程-Spartan-3A

Xilinx FPGA 手册《Spartan 3E Over View》中文版

以Spartan3系列为例详解FPGADCM

DCM功能分析及其使用方法

FPGA DCM使用详解

FPGA—DCM—数字时钟管理器

以Spartan3系列为例详解FPGA DCM

FPGA DCM 学习设计实例详解