[02]FPGA项目的建立和编程下载
FPGA创建工程及烧录程序简单教程
FPGA创建工程及烧录程序简单教程（适用于IntelCycloneII EP2C35F672C8N）1.双击应用程序2.创建一个新工程（文件夹、工程名、文件名及文件路径中都不要带中文）最后finish，工程就建好了3.创建文件点击file~>new~>Design Files~>VHDL File或Verilog HDL File，然后请开始你的表演！（编写程序）（VHDL文件名应与工程名一致4.引脚编辑引脚如何编辑在FPGA自带的光盘中有提及，请在其中寻找并编辑。
（在光盘文件中也有流水灯的引脚文件waterled.qsf，找到并替换工程文件夹下的qsf文件即可实现引脚编辑）这时打开Quartus II 的Pin Planner可以看见引脚分配5.调试程序程序调试成功后会产生waterled.sof与waterled.qof文件6.烧录程序到软件中在烧录程序时应将电源线与USB-blaster如图示插入并打开电源。
打开Programmer后，应如下图所示6.（1）如果未自动弹出hardware，点开Hardware Setup，双击USB-Blaster，然后Close即可。
6.（2）如果没有USB-Blaster，可能是因为没有安装驱动程序右键安装或更新驱动程序文件路径不尽相同，Quartus II 安装在哪个盘就去哪个盘里面找在解决了驱动的问题后我们继续烧录程序Add Device：双击下图箭头位置添加文件（之前调试产生的waterled.sof文件）：箭头位置的Program Configure一定要选上！！！然后点击Start，烧录程序烧录成功！！！！！。
fpga软件编程流程
fpga软件编程流程下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。
文档下载后可定制随意修改，请根据实际需要进行相应的调整和使用，谢谢!并且，本店铺为大家提供各种各样类型的实用资料，如教育随笔、日记赏析、句子摘抄、古诗大全、经典美文、话题作文、工作总结、词语解析、文案摘录、其他资料等等，如想了解不同资料格式和写法，敬请关注!Download tips: This document is carefully compiled by theeditor. I hope that after you download them,they can help yousolve practical problems. The document can be customized andmodified after downloading,please adjust and use it according toactual needs, thank you!In addition, our shop provides you with various types ofpractical materials,such as educational essays, diaryappreciation,sentence excerpts,ancient poems,classic articles,topic composition,work summary,word parsing,copy excerpts,other materials and so on,want to know different data formats andwriting methods,please pay attention!FPGA（现场可编程门阵列）软件编程流程通常包括以下步骤：1. 设计规划：确定设计目标和功能需求。
FPGA学习-3：环境搭建
FPGA学习-3：环境搭建环境配置：
安路FPGA的环境⽐较好搭建
直接去中即可下载
如果出现没有license的情况
参加
新建⼯程：
这是安路TD开发软件的界⾯
新建项⽬点击左上⾓菜单的 “project”
再点击 "New Project"
选择好芯⽚后，就可点击“OK”建⽴⼯程了
接下来右键Hierarchy，选择“新建⽂件 new source”
⽂件类型选择verilog
⽂件名称可以随意
⽂件保存地址默认在项⽬⽂件夹下
同时要勾选 "add to project"
这样才能添加到⼯程参与编译
正确操作后新建的⽂件应该就会被添加到项⽬
并且成为 "top module"
这个⾮常重要,verilog采⽤⾃顶向下的设计模式，每个项⽬都有⼀个 “top module”
verilog编译时是以“top module”开始的
⽐如
当你再添加⼀个⽂件时
就会发现PLL⽂件和start⽂件的图标不同
此时，start为“top module”顶层模块
⽽PLL作为下级模块
当然，可以右键⼀个模块选择 “set as top”
就可以把选中的模块作为顶层模块，⽽原来的顶层模块就会变为下级模块
⼀个项⽬当中有且仅有⼀个 "top module"
安路TD软件的环境配置就此结束。
FPGA助学板教材-打开例程及下载方法
例程使用、下载方法1打开例程工程文件开发板收到后，大家可以试着用一下光盘里配套的例程，熟悉一下相关的操作。
下载例程试试，建立基本的直观感受。
打开一个已有的FPGA工程很简单：拷贝配套光盘中的实验例程包到硬盘上，解压，注意请放在英文目录下，并且不要有空格。
打开QuartusII11.0软件，在菜单File里选择“Open Project”找到实例工程包，打开01_led1打开工程文件后，如下图所示：2用JTAG下载SOF文件SOF文件是用JTAG口下载的，下载后掉电丢失的，主要用于程序调试过程，平时学习，使用这种模式。
下载也很简单，点击工具栏上的编程选择，如下图红色框所示：点击下图示的“Hardware Setup”,然后在选择下载硬件为：“USB blaster”.关闭后，回到编程窗口，注意下图中各个红色框选择，上图重点地方打了红框，并编号1，2，3，4，5，依次如下：1.选择下载器硬件设备，前面已经设好；2.选择下载模式JTAG，同时usb blaster下载线接在开发板的JTAG口上3.选择下载文件，点击ADD File，把.sof的文件加进来；4.Program configure打√；5.点START下载；点"start"下载，开发板上配置指示灯会闪一下，然后程序就开运行了，8个LED灯同时点亮了。
3用AS下载配置EPCS芯片AS下载是固化程序的，代码调好，想固化在电路里面时，就用这种模式，掉电后是不丢失的，睿智FPGA开发板出厂前都严格测试过，最后测试一步一般烧写一个流水灯程序到EPCS芯片里，所以收到开发板上电后，会看流水灯效果。
您可以烧写自己的程序，或擦除。
具体下载方法如下图所示：上图重点地方打了红框，并编号1，2，3，4，5，依次如下：1.选择下载器硬件设备；2选择下载模式AS，同时usb blaster下载线接在开发板的AS口上3选择下载文件，点击ADD File，把.pof的文件加进来；4Program configure打√；5.点START下载；注意：AS下载完后，有的下载器需要先关掉开发板电源，将下载器从AS口上拔掉，重新给开发板上电，才能运行。
FPGA芯片的ISP编程下载
FPGA芯片的ISP编程下载目前常见的大规模可编程逻辑器件的编程工艺有三种：（1）基于电可擦出存储单元的EEPROM或Flash技术。
CPLD一般使用此技术进行编程。
CPLD被编成后改变了电可擦出存储单元中的信息，掉电后可保存。
某些FPGA也采用Flash工艺，比如Actel的ProASIC plus系列FPGA，Lattice 的Lattice XP系列FPGA。
（2）基于SRAM查找表的编程单元。
对此类器件，编程信息是保存在SRAM 中的。
SRAM在掉电后编程信息立即丢失，在下次上电后，好需要重新载入编程信息。
因此该类器件的编程一般称为配置。
大部分FPGA采用该种编程工艺。
（3）基于反熔丝编程单元。
Actel的SRAM，Xilinx部分早期的FPGA采用此种结构，现在Xilinx已不采用。
反熔丝编程技术方法是一次性可编程。
相比之下，电可擦出编程工艺的优点是编程后信息不会因为掉电而丢失，但编程次序有限，编程的速度不快。
对于SRAM型的FPGA来说，配置次数有限，在加电时可随时更改逻辑，但掉电后芯片中的信息即丢失，每次上电时必须重新载入信息，下载信息的保密性也不如前者。
CPLD编程和FPGA配置可以使用专用的编程设备，也可以使用下载电缆。
如Actel的ByteBlaster MV,ByteBlaster II并行下载电缆，连接PC机的并行打印口（或使用USB接口的USB Blaster）和需要编程或配置的器件，并与Quartus II匹配可以对Altera公司的多种CPLD，FPGA 进行配置或编程]16[。
ByteBlaster MV（或ByteBlaster II，USB Blaster）下载电缆与Actel器件的接口一般是10芯的接口，连接信号如表3-1所示。
JTAG方式在系统编程。
在系统可编程（ISP）就是当系统上电并正常工作时，计算机通过系统的CPLD拥有ISP接口直接对其进行编程，器件在编程后立即进入正常状态。
FPGA程序下载手册
FPGA程序下载Altera器件下载Altera器件下载分两种，一是安装完整的altera器件集成开发环境quartus II，现在的最新版本为quartus II 11.1，然后使用开发环境中的下载组件进行下载。
另外也可以单独安装下载组件programmer完成程序烧写。
programmer的安装和使用。
以安装10.0sp1_programmer_windows.exe为例，过程如下图所示，均为默认即可。
安装完成后，连接usb-blaster下载器，分别连接到PC机的usb接口和板卡的JTAG接口，下载器连接好后再打开电源。
若驱动未安装，需要首先安装usb-blaster的驱动。
打开我的电脑-> 管理-> 设备管理器中找到相应的硬件，按下图所示步骤进行驱动安装，如果出现警告，点击继续。
驱动安装完成后，在安装路径中打开Quartus II 10.0sp1 Programmer。
如下图所示，在hardware setup中找到usb-blaster，然后点击close。
当下载板卡（硬件连接）准备好后，点击autodetect，显示器件列表，双击列表即可弹出文件选择窗口，最后选择相应的jic文件，并勾选program configure，点击start完成下载。
下载完成后需要对板卡进行重新上电。
Lattice器件下载ispVM System的安装和使用。
ispVMSystemV17.9.exe为例，全部过程均为默认，安装lattice器件的USB下载驱动时，也默认安装all drivers。
安装好后将Lattice 下载线的一端连接在PC机的usb口，另一端连接至板卡的JTAG接口(注意线的顺序)，然后打开电源。
打开ispVM System，如下图所示。
点击scan按钮，系统会自动检测到器件，并显示器件列表，双击器件列表，弹出device information对话框，在器件部分选择板卡上的器件，在data部分点击browse选择要下载的bit文件。
第6章CPLD_FPGA的配置与下载
一、 CPLD/FPGA器件的配置第六章▲ 把CPLD/FPGA设计代码送入芯片的过程（或操作）CPLD/FPGA的配置与下载一、CPLD/FPGA器件的配置 二、MAX系列非易失性器件的下载配置 三、FLEX/ACEX系列FPGA的下载配置 四、ALTERA的编程文件称为对CPLD/FPGA器件的配置，也称为下载。
▲ 经过配置的CPLD芯片，就成为具有用户需要功能的 专用数字电路或数字系统。
▲ 对CPLD/FPGA芯片进行编程配置的方式有多种。
器件编程下载的分类1、按使用计算机的通讯接口划分： （1）串口下载（BitBlaster或MasterBlaster）； （2）并口下载（ByteBlaster）； （3）USB接口下载(MasterBlaster或APU)等方式。
APU:Altera Programming Unit 2、若按使用的CPLD/FPGA器件划分： 1）CPLD编程（适用于片内编程元件为EPROM、E2PROM和 闪存的器件）； 2）FPGA下载（适用于片内编程元件为SDRAM的器件）。
器件编程下载的分类3、按CPLD/FPGA器件在编程下载过程中的状态划分： 1）主动配置方式 在这种配置方式下,由CPLD器件引导配置操作的过程并控制 着外部存贮器和初始化过程； 2）被动配置方式 在这种配置方式下,由外部CPU或控制器（如单片机）控制配 置的过程。
CPLD/FPGA器件的工作状态CPLD/FPGA器件按照正常使用和下载的不同过程其工作 状态分为三种： 1、用户状态(User mode) 即电路中CPLD器件正常工作时的状态； 2、配置状态(Configuration mode ) 指将编程数据装入CPLD/FPGA器件的过程，也可称之为下 载状态； 3、初始化状态(Initialization) 此时CPLD/FPGA器件内部的各类寄存器复位，让I／O引 脚为使器件正常工作作好准备。
FPGA芯片的配置与下载_刘笑嫘
4 FPGA 的下载配置及验证
表 1 配置模式的典型应用
配置方案
典型用例
PS
EPC16 EPC8 EPC4 EPC2 EPC1 EPC1441
AS
EPCS1 EPCS4
PPS
配置使用并行同步微处理器接口
配置增强性配置器件或每个时钟周期有 8 位配置数据加 FPP
载的并行同步微处理器接口，比 PPS 配置快八倍
同步微处理器并行接口配置，在此模式下，微处理器将目 PPA
打开 QUARTUS II 软件 ， 在 Assignments 菜 单 中 选 择 DEVICE 命 令 ，看 到 面 板 上 有 Device&Pin Options… ，单 击 此 按 钮 显 示 该 面 板 ，选 择 Configuration 在 Configuration scheme：中 选 择 Pssive Serial （can use Configuration Device）即被动配置[5]。 其他的选项按照 PCB 板卡上的实 际应用到的芯片进行选择，
● 【参考文献】
［1］王道宪．CPLD/FPGA 可编程逻辑器件应用与开发．国 防 工 业 出 版 社 ，2004，1： 25－31. ［2］庞小红．FPGA 的配置与动态重构．通信与广播电视,2000(3)． ［3］褚振勇，齐亮，田红心，高楷娟．FPGA 设计及应用．2 版．西 安 电 子 科 技 大 学 出 版 社 ，2006，12：250－301． ［4］周国娟,金红莉．灵活实用的 FPGA 配置的设计．中国高新技术企业技术论坛． ［5］李洪伟,袁斯华．基于 QuartusII 的 FPGA/CPLD 设计．电子工业出版社，2006，4： 35－42．
FPGA as下载教程(有图 有真相)
F pga程序下载目前有两种方式，一种是烧写flash的时候一直使用JTAG，还有一种是AS方式hi下载，也就是把程序烧进去EPCS中。
烧写进EPCS中程序才会是固化的，而JTAG方式烧写flash的是掉电就把程序丢了，是运用在仿真调试的时候。
我们知道，EPCS烧写次数是由限制的，大概就是一百多次，官方写的就是这样。
下面我面介绍AS下载程序，固化的方法。
1、把程序调试通过，下面就要固化程序的下载。
2、进行固化程序的转化生成如图。
点击file选择高亮的那个标签。
3、进入转换界面选择自己的EPCS型号，大家跟经销商买的板子都会给资料，自己看自己的型号。
我的是EPCS4选择好4、选好器件后，在下面的方框中，点中SOF。
Data。
使他变成高亮。
5、再点击右边的，Add File，加入之前调试通过的SOF文件。
签，会弹出一个窗口，打上勾，确定就行。
7、生成AS下载方式的文件，点击下面的Generate，生成就行了，会出来成功的提示。
点击确定。
完了之后就是开始下载的部分，只要你用过JTAG下载的都应该会的。
８、下载界面９、进入下载界面，选择下载方式和下载的硬件设备，方式是AS（这里是缩写），具体看图，硬件选择ＵＳＢ……这个方式。
硬件选择下载方式选择你换成ＡＳ方式后，会询问你是否更改，选确定就行。
１０、主界面原先的下载方式就会被删除了，这时候点击左边的ＡｄｄＦｉｌｅ标签。
１１、最后一步，选中那些标签，点击Ｓｔａｒｔ就可以下载了。
完成。
到１００％程序就下进去了。
说明一下，最后要断电，把as接口拔下来。
在通电，fpga会自动配置下载的程序。
就完成了。
FPGA开发实用教程
FPGA开发实用教程第一步是选择一个适合的FPGA平台。
市面上有许多不同的FPGA供应商和型号可选，如Xilinx、Intel、Altera等。
选择合适的FPGA取决于项目需求和预算。
接下来，需要掌握一种HDL语言，如VHDL或Verilog。
这些语言都是硬件描述语言，用于描述电路的行为和结构。
通过学习HDL语言，可以编写逻辑电路，并将其合成为FPGA可用的逻辑。
掌握HDL语言后，可以开始设计和编写FPGA的逻辑电路。
这通常包括使用逻辑门、触发器、计数器等基本元件来构建复杂的电路。
通过HDL语言，可以将这些元件连接在一起，并为他们添加逻辑功能。
完成电路设计后，接下来是对电路进行仿真和验证。
可以使用一些仿真工具，如ModelSim，验证设计的正确性和性能。
通过仿真，可以检测潜在的错误和优化设计。
在设计完成并验证无误后，还需要进行逻辑合成和布局布线。
逻辑合成将HDL代码转换为具体的逻辑电路，布局布线将逻辑电路映射到FPGA 上。
这一步是将设计映射到实际硬件的过程。
除了上述基本流程外，还有一些进阶的FPGA开发技巧可以学习。
例如，了解时序约束和时序分析可以帮助设计更稳定的电路；掌握高级IP核可以加速设计开发过程；学习使用外设和接口可以扩展FPGA的功能等等。
总的来说，FPGA开发是一个多学科交叉的领域，需要掌握硬件设计、HDL语言、电路仿真、逻辑合成、布局布线等知识。
通过学习实用的教程和多次实践，可以逐渐掌握FPGA开发的技能，并应用于具体的项目中。
FPGA程序设计环境搭建及应用
菜单栏 工作区
13
新设计文档建立
hwadee
2019/9/15
建立新设 计文件
14
文件类型选取
hwadee
建立顶层原理 图文件
2019/9/15
15
Save AS test.bdf之后如下
hwadee
新建顶层原理图文件
2019/9/15
16
库元件选用
双击项层 图空白处
弹出
hwadee
AssignmentsPins
双击，在下拉菜 单中选取管脚
双击，在下拉菜单 中选取芯片定位
hwadee
2019/9/15
31
TCL脚本文件建立
FilesNewTcl Script File
hwadee
2019/9/15
32
管脚锁定Tcl脚本输入
命令码
hwadee
芯片管脚
2019/9/15
设计中的管 脚名称
33
TCL脚本文件运行
ToolsTcl Scripts，弹出下面对话框，选中要运行和Tcl文件，点Run
hwadee
2019/9/15
34
最后设计完成
利用缺省时序设置进行全编译，为下载配置作准备
hwadee
2019/9/15
35
编程配置
ToolsProgrammer弹出对话框如下
开始 下载
独立于FPGA供应商的第三方开发环境供应商： Altium（原Protel International Limited）altium
hwadee
2019/9/15
2
Max+Plus II 简介
Multiple Array Matrix and Programmable Logic User Systems
手把手教你设计FPGA及程序下载
手把手手把手教你手教你设计设计你设计FPG计FPGA计者：海豚GA及其程序A及其程序序下载序下载BeijQQ:7Email:haituHaitunjing china750506590un200@12a软件版本芯片类下载器设计例子本文一 创建序列监测module q paramete input dat input res output foreg[long ‐reg found always @ if(!re else b fo end endmodu1 新 Fi 填写 本：ISE14.3型：sparta ：platform 子：文采用序列建工程测器： quential_dete er long=4,sea ta_in; set,clk; ound; 1:0] buffer; d; @(posedge clk set)begin buffer<=4'b0found<=1’b end e begin buffer<={buffe ound<=(buffe //end else ule新工程创建le ‐‐‐‐New pro 写工程名称和 3, modelsim n ‐6 xc6lx10cable usb 列选测器程ector( data_i arch=4'b1101k ) 0000; b0; er[long ‐2:0],d er==search); oject Wizard 和工程路径，手把手教你m10.0c 00 序为例子，n,clk,found,re 1; data_in}; 点击Next,你设计FPG 介绍FPGA eset); GA 及其程序A 的实现过序下载过程，例子采采用verilog g 语言。
选择一点，使个框栏选2综 3仿 择器件类型使用mode 选择好mo 综合点击仿真 型和仿真工lsim 时需要odelsim 的安手把手教你具，可以选要关联配置安装路径，进行你设计FPG 选择自带的，即在Eidt 点击OK 就行综合，综GA 及其程序Isim 也可以t ‐‐‐preferen 就可以放心使综合通过后会序下载以使用mod nces ‐‐‐‐‐inte 使用了。
FPGA资料下载地址
FPGA/CPLD 设计》（高级篇）
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linux系统编程经典教学视频（共9章）
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MCS-51单片机（绝世秘笈）.
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华为硬件工程师手册_全
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xilinx-FPGA快速入门教程下载
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华为Verilog经典教程ቤተ መጻሕፍቲ ባይዱ
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十分钟学会Xilinx FPGA 设计
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FPGA很有价值的27实例
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嵌入式Nios系统实验
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Nios硬件教程
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华为《无线传播理论》教材
/viewthread.php?tid=121978&highlight=
嵌入式Nios系统实验
FPGA设计实现及开发环境搭建
FPGA设计实现及开发环境搭建随着科技的发展和电子行业的日益壮大，程序设计的需求也在不断增加。
FPGA（Field-Programmable Gate Array，现场可编程逻辑门阵列）就是一种可编程的集成电路。
相比于ASIC （Application-Specific Integrated Circuit，特定应用集成电路），FPGA具有更强的可编程性和灵活性。
FPGA具有较高的集成度和较快的运行速度，在很多领域被广泛应用，比如通信、计算机、军事、医疗等多个领域。
如何进行FPGA设计实现和开发环境搭建是我们需要解决的重要问题。
一、FPGA设计实现FPGA设计实现主要包括芯片的规格设定、芯片设计和测试验证等几个步骤，下面我将进行分别阐述。
（一）芯片的规格设定FPGA芯片的规格设定是FPGA设计实现的第一步。
在这个步骤中，我们需要确定FPGA芯片的每个模块的功能以及其所需的资源。
主要包括设计模块的输入/输出和工作方式，为各个模块与外界进行接口定义，然后进行系统地划分和架构组织。
建立好完善的FPGA设计规格书，让 FPGA 开发人员能够在此基础上展开开发工作。
（二）芯片的设计在芯片的设计阶段，我们需要根据芯片的规格书来设计FPGA的原理图以及设计代码。
原理图设计是传统的硬件设计方式，采用图形化设计语言时，在原理图编辑器中完成电路图的设计后就可以进行逻辑综合和布局。
设计代码是FPGA的另一种设计方式，通过Verilog或者VHDL编写实现设计需求的指令代码。
在编写设计代码的过程中，我们需要注意语法的正确性和程序的逻辑性，保证FPGA芯片能够正确地完成对应的任务。
（三）测试验证FPGA芯片的测试验证是为了验证FPGA芯片的功能和逻辑是否按照需求实现。
它实际上是针对芯片的各个逻辑部分进行功能验证和排错，能帮助开发者在尽可能早的时候发现和解决芯片漏洞。
在测试阶段，开发人员需要用合适的测试模式来测试芯片，然后根据测试结果进行分析。
FPGA开发流程及编程思想-PPT精品文档
设计实现
实现工具 Altera： QuartusII Xilinx： ISE Lattice：IspLever
静态时序分析
观察Static Timing Analyse结果，原则上不允 许出现时序违规。 如果出现时序违规 （1）调整实现选项 （2）修改约束条件 （3）修改代码拆分最差路径 其中修改代码改掉最差路径是治本之法。
倒霉定律
担心有理 你所担心的地方，通常是错误发生的地方。你 很确定的地方，通常很少发生错误，你不能很 确定的地方，就难说了。
人与机器 与机器相比，人更容易犯错误。芯片没有正常 工作，我们会怀疑芯片坏了，但大多数时候会 发现是芯片没有配置对（程序原因），或者是 有只管脚短路或虚焊了（还是人为）。
软件工程
软件工程经过三十年的发展，已经积累了相当 多的方法，但这些方法不是严密的理论。实践 人员不应该教条地套用方法，更重要的是学会 “选择合适的方法”和“产生新方法”。 程序员脑子里的软件工程观念会无形地支配其 怎么去做事情。
硬件调试
首先，请确认你的硬件工作正常
通过示波器、内嵌式逻辑分析仪等工具获取 波形或数据查找问题
除了你对自己程序的了解，还需要熟悉所用 FPGA的架构、资源等情况，还需要清楚外 接芯片的接口时序，了解外围电路的分布。
调试方法
逐级跟踪 如果不是最后一步出错，那就是最后一步的前 一步出错；如果不是前一步出错，就是前一步 的前一步出错，…，总之，有一步出错，找到 那一步。 使用多种工具 不论是ModelSim、SignalTap、ChipScope、 Reveal、示波器各有各的优缺点。 在合适的地方，选用合适的工具。
fpga开发流程
fpga开发流程FPGA开发流程。
FPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，它具有灵活性强、性能高、功耗低的特点，因此在数字电路设计领域得到了广泛的应用。
FPGA开发流程是指在进行FPGA设计时所需要遵循的一系列步骤和方法。
下面将介绍FPGA开发流程的主要内容。
第一步，需求分析。
在进行FPGA设计之前，需要明确设计的功能需求，包括输入输出接口、逻辑功能、时序要求等。
这些需求将直接影响到后续的设计和验证工作，因此需求分析是FPGA开发流程中非常重要的一环。
第二步，架构设计。
在明确了需求之后，需要进行FPGA的整体架构设计。
这包括选择合适的FPGA芯片型号、确定模块划分和接口设计等内容。
良好的架构设计可以提高设计的灵活性和可维护性，有利于后续的开发工作。
第三步，RTL设计。
RTL（Register Transfer Level）是FPGA设计的基本抽象层级，是进行逻辑设计的主要阶段。
在这一阶段，需要使用HDL（Hardware Description Language）进行逻辑设计，包括模块的逻辑功能实现、时序控制、状态机设计等内容。
第四步，综合与布局布线。
综合是将RTL级别的设计映射到具体的FPGA芯片上，生成门级网表。
布局布线则是将门级网表映射到FPGA芯片的物理资源上，包括逻辑单元、存储单元、时钟资源等的分配和布线。
第五步，时序分析与优化。
在进行FPGA设计时，时序是一个非常重要的考量因素。
时序分析与优化是指对设计的时序约束进行分析，找出时序路径上的潜在问题，并进行优化，以保证设计的时序性能。
第六步，验证与调试。
在完成了FPGA设计之后，需要进行验证与调试工作。
这包括功能仿真、时序仿真、逻辑分析和实际硬件验证等内容，以保证设计的正确性和稳定性。
第七步，生成配置文件与下载。
在验证通过之后，需要生成FPGA的配置文件，并将其下载到FPGA芯片中。
这一步是将设计转化为实际的硬件运行的关键一步。
FPGA几种下载方式
2 对FPGA芯片的配置中，可以采用AS模式的方法，如果采用EPCS的芯片，通过一条下载线进行烧写的话，那么开始的"nCONFIG,nSTATUS"应该上拉，要是考虑多种配置模式，可以采用跳线设计。让配置方式在跳线中切换,上拉电阻的阻值可以采用10K
3,在PS模式下tip:如果你用电缆线配置板上的FPGA芯片,而这个FPGA芯片已经有配置芯片在板上,那你就必须隔离缆线与配置芯片的信号.(祥见下图).一般平时调试时不会把配置芯片焊上的,这时候用缆线下载程序.只有在调试完成以后,才把程序烧在配置芯片中, 然后将芯片焊上.或者配置芯片就是可以方便取下焊上的那种.这样出了问题还可以方便地调试.
FPGA在正常工作时，它的配置数据存储在SRAM中，加电时须重新下载。在实验系统中，通常用计算机或控制器进行调试，因此可以使用PS。在实用系统中，多数情况下必须由FPGA主动引导配置操作过程，这时FPGA将主动从外围专用存储芯片中获得配置数据，而此芯片中fpga配置信息是用普通编程器将设计所得的pof格式的文件烧录进去。
&<60; 在AS模式下tip: 用过一块板子用的AS下载，配置芯片一直是焊在板子上的，原来AS方式在用线缆对配置芯片进行下载的时候，会自动禁止对FPGA的配置，而PS方式需要电路上隔离。
4，一般是用jtag配置epc2和flex10k,然后 epc2用ps方式配置flex10k.这样用比较好.（这是我在网上看到的,可以这样用吗?怀疑中）望达人告知.
JTAG：直接烧到FPGA里面的，由于是SRAM，断电后要重烧；
.pof文件可以通过AS方式下载（保证byteblasterII/usb blaster连接正确）；
.sof文件或者转换的.jic可以通过JTAG方式下载。
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FPGA项目的建立和编程下载Create a new FPGA Project and ProgramVersion 1.0 Copyright © 线路人生|Circuitry Life版本修订记录版本 修订人 修订时间 修订内容 1.0 zhiyuh 2010-01-09初始版本 备注：关于修订的说明目录（一）教程目的 (4)（二）新建项目 (4)1. 打开Quartus II软件 (4)2. 使用New Project Wizard建立项目 (4)3. 设计输入 (7)4. 编译前的设置 (8)5. 编译 (10)6. 仿真 (12)7. 引脚锁定 (17)（三）编程和下载 (18)1. JTAG模式 (18)2. AS模式 (19)附录：Verilog HDL源码 (21)（一）教程目的本教程的目的是为了让初学者快速掌握利用Quartus II建立Altera FPGA的工程项目以及如何编程和下载FPGA器件。
前期需要学习Quartus II软件的安装、授权文件的使用以及下载电缆的驱动安装等相关内容。
本教程以最简单的流水灯为例进行讲解，不讲解具体的代码含义，重要的是在于其过程。
（二）新建项目1. 打开Quartus II软件点击桌面的图标运行软件；或者启动菜单中的Altera > Quartus II 9.0 > Quartus II 9.0 (32‐Bit) ，即图标运行软件。
2. 使用New Project Wizard建立项目着手做一个新的设计项目必须做的第一件事情是定义一个新的设计项目（design project）。
Quartus II 的项目包括所有的设计文件，软件源文件和其他相关文件。
选择 File > New Project Wizard 便可以弹出一个窗口。
再按该窗口下的 Next 便可得到下图所示的窗口。
在第一栏内键入想要建立的目录名，设置工作目录，或用浏览器寻找已建立的目录：D:\LED。
项目必须有特定的项目名，项目的命名与目录名相同或者不同都可以。
我们将这个项目命名为：LED，将其填入第2和第3栏内。
接着按 Next。
若还未创建目录：D:\LED，Quartus II 显示一个如下图所示的弹出对话框，问是否想要创建目录。
点击“是”，便产生下图所示的窗口。
在该窗口中，设计者可以指定哪些现存的文件（如果有的话）应该包括进本项目。
在本教程中，我们还没有创建任何的文件，所以直接点击Next，将出下下图所示的窗口。
如果我们已经设计了相应的源文件，可以在这个步骤中加入顶层文件到项目中。
该窗口可用来指定实现设计电路的器件型号，其实我们可以从器件列表中选择任何型号的器件来实现设计电路，Cyclone II系列的FPGA器件只是其中之一。
在本实验中我们将使用Cyclone II系列的器件，这是因为我们的实验环境[DF2C8]FPGA核心板使用的是Altera Cyclone II的 EP2C8Q208C8型号的FPGA器件的缘故。
这个步骤中，我们也可以通过右侧的条件筛选器进行快速的查找我们需要的器件，筛选的条件有：封装（Package）、管脚数目（Pin count）和速度等级（Speed grade）。
点击Next，出现下面图中所示的窗口。
该窗口允许设计者应用的指定第三方EDA工具，该缩写来自于电子‐设计‐自动化三个英文词的头一个字母。
本实验中我们不适用任何第三方的EDA工具，所以我们直接点击Next，出现下面的窗口。
3. 设计输入点击菜单中File > New或工具栏中的图标，弹出下面的窗口。
选择“Verilog HDL File”，点击OK，我们就可以建立一个新的Verilog HDL文件。
将我们HDL代码输入到文件中，点击File > Save或使用工具栏中的保存按钮，将文件保存为LED.v。
这个时候可以通过Project Navigator窗口的Files选项卡中看到，我们刚才保存的文件已经自动加入到项目中了。
HDL源码详见附录。
4. 编译前的设置对项目进行编译前，我们还需要做好以下的一些设置，具体步骤如下：在编译前还需要选择所用的器件，用Quartus II 主窗口命令：Assignments > Device。
随即弹出一个窗口，选用的器件和型号是否选择正确，我们在建立项目的时候已经选好了器件，这里就不需要进行选择了。
点Family方框下的按钮Device & Pin Options，弹出一个窗口，见下图：接下来我们选择Unused Pins选项卡，设置目标器件的限制引脚的状态。
对设计中为用到的器件引脚，有五种处理方式：输入引脚（高阻态）、输入引脚（带bus‐hold电路的高阻态）、输入引脚（带弱上拉电阻的高阻态）、输出引脚（输出不定态）和输出引脚（呈低电平）。
通常我们选择第一项（As input tri‐stated），避免未用到的引脚对应用系统造成影响。
此外，我们还需要对配置芯片进行选择：选择Configuration选项卡，Configuration device 选项下选中Use configuration device，并选择其中的EPCS4——因为核心板上所用的配置器件为EPCS4。
5. 编译Quartus II 中可用的EDA 工具被划分为几个模块。
选择processing > Compiler Tool，随即打开如下图所示的窗口，在该窗口上展现四个模块。
Analysis & Synthesis（分析和综合）模块进行Quartus II 中的综合步骤。
该模块的作用是生成由逻辑单元组成的电路，其每个单元都能直接在目标芯片上实现。
Fitter模块确定由综合器生成的每个元件究竟由芯片中哪个确切位置的逻辑单元来实现。
点击Start按钮将按顺序运行上图中的各个模块。
另外一种启动编译器的方法是用Processing > Start菜单。
启动综合器模块的命令是：Processing > Start > Start Analysis & Synthesis。
综合模块的部分功能可以用如下命令启动：Processing > Start > Start Analysis & Elaboration。
该命令只完成综合的预处理工作，即检查设计项目的语法错误，核对本项目中出现的主要子设计的名字。
命令Processing > Start Compilation等价于点击上图中的Start按钮。
工具栏中也有该命令的图标，该图标的外型是一个紫色的三角型。
只运行设计过程特定阶段必须操作的编译模块，可以节省机时。
因为有些EDA工具运行起来很花费时间，在编译大型设计时，往往需要花费几个小时。
分阶段进行编译有利于及时发现问题并进行修改。
选择Processing > Start > Start Analysis & Synthesis，使用工具栏上相应的图标，或者只用快捷键Ctrl‐k，都可以启动编译器。
随着编译工作的进展，在Quartus II主窗口右下角显示编译进展的报告，该报告也可在左边的Status窗口中显示（若实用状态窗口没有打开，可以按照前面讲的方法，用View > Utility Windows> Status打开该窗口）。
编译成功或失败的信息在弹出方框内显示。
在该方框内点击OK表示已经知道编译的结果，检查如下图所示的编译报告（若报告没有打开，则在编译窗口的相应工具栏上，点击 Report 图标，即可打开编译报告。
打开Report 的图标，也可以用Processing >Compilation Report来打开编译报告），如下图所示。
编译报告为设计者提供了许多值得关注的信息。
例如上图所示的报告告诉我们这个小设计只用了Cyclone II FPGA芯片中的6个引脚和39个逻辑单元——直接把输出IO接到了逻辑高和低，当然不用逻辑单元了，后面的例子里面我们注意观察下设计所用到的逻辑单元数量，一个设计需要器件能具有所需要的逻辑单元数，如果不满足就只能换逻辑单元更多的器件或优化设计了。
编译期间产生的消息由Quartus II显示在消息窗口。
消息窗口位于Quartus II 主窗口的底部。
若Verilog代码正确，则报告将显示一条消息告诉设计者：编译已经顺利通过，没有发现任何错误或者警告。
Quartus II提供了这样一种功能：用户只需要在某条错误消息上双击鼠标，出现错误消息对应的Verilog文件行（或者线路图文件有关元件）将会被点亮。
修改程序，并重新编译，即可生成正确的线路。
6. 仿真对项目编译后，必须对其功能和时序进行仿真测试，以了解设计结果是否满足原设计的要求。
可以说一个优秀的设计，仿真是决定成败的一个关键，Verilog HDL相关书籍的讲述中也有非常多的内容在讲TestBench的编写，所以我们必须要花一些时间来学习这个。
注：仿真前请将源码第16行的25000000改为5，然后重新编译一次项目，否则仿真将无法实现想要的结果。
Quartus II提供了功能仿真和时序仿真的功能，功能仿真所花费的机时远少于时序仿真，所谓时序仿真是建立在门级和触发器级别电路结构模型基础上器件和连接线都有延迟的仿真。
为了发现电路的时序故障，仿真的计算步长远小于功能仿真。
本部分将讲述基于Quartus II仿真相关的操作，在今后的教程中将讲述ModelSim进行仿真，该软件更专业、功能也更加强大，是我们设计中必不可少的工具软件。
首先打开波形编辑器，选择File > New，在弹出窗口中选择“Verification/Debugging Files”中的Vector Waveform File“，打开一个空白的波形编辑器，并把文件保存为LED.vwf。
设置仿真的时间区域：选择Edit > End Time菜单，在弹出的窗口中我们可以设置仿真的时间区域，由于我们这个设计没有状态的变化，所以设置为10ms，点击OK设置成功。
在其他的设计中，就需要考虑到我们到底需要仿真多长时间才能够完整的将设计中出现的状态都包含进去。
我们可以利用波形编辑器左侧的快捷方式中的Zoom Tool图标，来缩放时间刻度，左键是放大，右键是缩小。
选择View > Utility Windows > Nodes Found菜单，在弹出的窗口中引入信号节点。
首先将Filter选择为“Pins: all”，点击List按钮，下面的窗口中将出现项目中的所有端口引脚名。
我们可以用鼠标将需要仿真观察的信号拖到波形编辑器中。