计算机原理复习

(1)定点原码整数表示 最大正数值＝(215－1)10＝(＋32767)10 最小负数值＝－(215－1)10＝(－32767)10 (2)定点原码小数表示 最大正数值＝(1－2－15)10＝(＋0.111...11)2 最小负数值＝－(1－2－15)10＝(－0.111..11)2 注：1符号，１５数字
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3.2 SRAM存储器

存储体（256×128×8）

通常把各个字的同一个字的同一位集成在一个芯 片（32K×1）中，32K位排成256×128的矩阵。 8个片子就可以构成32KB。 采用双译码的方式（减少选择线的数目）。 A0~A7为行地址译码线 A8~A14为列地址译码线

地址译码器

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多个用户共享主存时，系统应提供存储保护。 通常采用的方法是存储区域 保护和访问方式 保护，并用硬件来实现。
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例1P70：图3.5(a)是SRA的写入时序图。其中R/W是 读/写命令控制线，当R/W线为低电平时，存储器按 给定地址把数据线上的数据写入存储器。请指出图 3.5(a)写入时序中的错误，并画出正确的写入时序图。
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例9 假设由S,E,M三个域组成的一个32位二进制字所表示的非零规 格化浮点数ｘ,真值表示为（非IEEE754标准）： ｘ＝(－1)s×(1.M)×2E－128 问：它所表示的规格化的最大正数、最小正数、最大负数、最小负数 是多少？
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(1)最大正数 0 1111 1111 111 1111 1111 1111 1111 1111 ｘ＝[1＋(1－2-23)]×2127 (2)最小正数 000 000 000000 000 000 000 000 000 000 00 ｘ＝1.0×2－128 (3)最小负数 111 111 111111 111 111 111 111 111 111 11 ｘ＝－[1＋(1－2－23)]×2127 (4)最大负数 100 000 000000 000 000 000 000 000 000 00 ｘ＝－1.0×2－128
原因是什么呢？
[ x y ]移 [ x ]移 [ y ]补 [ y ]移 [ x ]补
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(mod 2 n 1 )
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2.6.2 浮点乘法和除法运算

移码采用双符号位，为了对溢出进行判断 01 为正 00 为负 10 上溢 11 下溢
ｘ＝＋011,ｙ＝＋110,求[ｘ＋ｙ]移 和 [ｘ－ｙ]移,并判断是否溢出。
计算机原理复习
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[例7]将十进制真值(－127,－1,0,＋1, ＋127)列表表示成二进制数及原码、 反码、补码、移码值。
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[例8]设机器字长16位,定点表示,尾数15位,数 符1位,问：(1)定点原码整数表示时,最大正数 是多少?最小负数是多少?(2)定点原码小数表 示时,最大正数是多少?最小负数是多少?
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2.6.2 浮点乘法和除法运算
设有浮点数ｘ＝2－5×0.0110011,ｙ＝ 23×(－0.1110010),阶码用4位移码表示,尾数 (含符号位)用8位补码表示。求[ｘ×ｙ]浮。要 求用补码完成尾数乘法运算,运算结果尾数保 留高8位(含符号位),并用尾数低位字长值处理 舍入操作。
[ｘ]移＝01 011, [ｙ]补＝00 110, [－ｙ]补＝11 010 [ｘ＋ｙ]移＝[ｘ]移＋[ｙ]补＝10 001, 结果上溢。 [ｘ－ｙ]移＝[ｘ]移＋[－ｙ]补＝00 101, 结果正确,为－3。
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2.6.2 浮点乘法和除法运算

尾数处理

截断 舍入 尾数用原码表示时
解：点击上图
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3.3 DRAM存储器
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3.3 DRAM存储器
五、存储器容量的扩充 1、字长位数扩展 给定的芯片字长位数较短，不满足设计要求的存 储器字长，此时需要用多片给定芯片扩展字长位数。 三组信号线中，地址线和控制线公用而数据线单独分 开连接。 d=设计要求的存储器容量/选择芯片存储器容量 [例2] 利用1M×4位的SRAM芯片，设计一个存储容量 为1M×8位的SRAM存储器。 解：所需芯片数量=(1M×8)/(1M×4)=2片
解：顺序存储器和交叉存储器连续读出m=4个字的信息 总量都是： q=64b×4=256b 顺序存储器和交叉存储器连续读出4个字所需的时间分 别是： t2=mT=4×200ns=800ns=8×10-7s t1=T+(m-1)=200ns+350ns=350ns=35×10-7s 顺序存储器和交叉存储器的带宽分别是： W2=q/t2=256b÷(8×10-7)s=320Mb/s W1=q/t1=256b÷(35×10-7)s=730Mb/s
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3.6 Cache存储器
cache基本原理小结： cache是介于CPU和主存M2之间的小容量存储器，但存取速度比 主存快。主存容量配置几百MB的情况下，cache的典型值是几百 KB。cache能高速地向CPU提供指令和数据，从而加快了程序的 执行速度。从功能上看，它是主存的缓冲存储器，由高速的SRAM 组成。为追求高速，包括管理在内的全部功能由硬件实现，因而 对程序员是透明的。 Cache的设计依据:CPU这次访问过的数据，下次有很大的可能也 是访问附近的数据。 CPU与Cache之间的数据传送是以字为单位 主存与Cache之间的数据传送是以块为单位 CPU读主存时，便把地址同时送给Cache和主存，Cache控制逻辑 依据地址判断此字是否在Cache中，若在此字立即传送给CPU ， 否则，则用主存读周期把此字从主存读出送到CPU，与此同时， 把含有这个字的整个数据块从主存读出送到cache中。
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2.6.2 浮点乘法和除法运算

浮点数的阶码运算（移码的运算规则） [X]移+[Y]移=2n+[X+Y]移
[ x y ]移 [ x ]移 [ y ]移 2 n [ x ]移 [ y ]补 [ y ]移 [ x ]补 (mod 2 n 1 )
1、0操作数检查（非0） 2、对阶：阶码对齐后才能加减。规则是阶码小的向阶码大的数 对齐； 若△E＝0,表示两数阶码相等,即Eｘ＝Eｙ； 若△E>0,表示Eｘ>Eｙ； 若△E<0,表示Eｘ>Eｙ。 当Eｘ≠Eｙ 时,要通过尾数的移动以改变Eｘ或Eｙ,使之相 等。
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2.6.1 浮点加法、减法运算

按信息的可保存性分类：永久性和非永久性的 按存储器系统中的作用分类：主/辅/缓/控
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3.1.2 存储器分级结构

分层存储器系统之间的连接关系
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3.2 SRAM存储器

主存（内部存储器）是半导体存储器。根据信 息存储的机理不同可以分为两类：

静态读写存储器(SRAM)：存取速度快 动态读写存储器(DRAM)：存储容量不如DRAM大。
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3.3 DRAM存储器
[例4] CDRAM内存条组成实例。 一片CDRAM的容量为1M×4位，8片这样 的芯片可组成1M×32位4MB的存储模块，其 组成如下图所示。
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例5 设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式 和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总 线传送周期=50ns。若连续读出4个字，问顺序存储器和交叉存储器 的带宽各是多少?
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2.6.2 浮点乘法和除法运算


① ② ③ ④
设有两个浮点数ｘ和ｙ： ｘ＝2Eｘ·ｘ M ｙ＝2Eｙ·ｙ M ｘ×ｙ＝2(Eｘ＋Eｙ)· ｘ×Mｙ) (M ｘ÷ｙ＝2(Eｘ－Eｙ)· ｘ÷Mｙ) (M 乘除运算分为四步
0操作数检查 阶码加减操作 尾数乘除操作 结果规格化和舍入处理
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[解:] 移码采用双符号位,尾数补码采用单符号位,则有 [Mｘ]补＝0.0110011, [Mｙ]补＝1.0001110, [Eｙ]移＝01 011, [Eｙ]补＝00 011, [Eｘ]移＝00 011, [ｘ]浮＝00 011, 0.0110011, [ｙ]浮＝01 011, 1.0001110 (1)判断操作是否为”0”,求阶码和 [Eｘ＋Eｙ]移＝[Eｘ]移＋[Eｙ]补＝00 011＋00 011＝00 110, 值为移码形式－2。 (2) 尾数乘法运算可采用补码阵列乘法器实现,即有 [Mｘ]补×[Mｙ]补＝[0.0110011]补×[1.0001110]补 ＝[1.1010010,1001010]补 (3) 规格化处理 乘积的尾数符号位与最高数值位符号相同,不是规格化的数,需 要左规,阶码变为00 101(-3), 尾数变为 1.0100101,0010100。 (4) 舍入处理 尾数为负数,取尾数高位字长，按舍入规则,舍去低位字长，故 尾数为1.0100101 。 最终相乘结果为 [ｘ×ｙ]浮＝00 101,1.0100101 其真值为 2013-7-25 15 ｘ×ｙ＝2－3×(－0.1011011)
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2.6.1 浮点加法、减法运算
[x]浮=0001，00.1101 [y]浮=0011，11.0110 阶差=1110 即为-2 Mx应当右移2位， [x]浮=0011，00.0011（01） 尾数和为11.1001（01） 左规11.0010（10），阶码减1为0010 舍入（就近舍入）11.0011 丢弃10 x+y=-0.1101*210