硬连线控制器CPU设计

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硬连线控制器CPU设计

目录目录 (i)摘要 (ii)Abstract (iii)第一章课题背景 (1)1.1 设计目的 (1)1.2 设计原理 (1)第二章设计简介及设计方案论述 (2)2.1 单元电路设计 (2)第三章详细设计 (4)3.1 芯片介绍 (4)3.2 指令系统结构及功能确定 (6)第四章设计结果及分析 (7)4.1 设计结果分析 (7)摘要硬连线控制器是由基本逻辑电路组成的，对指令中的操作码进行译码，并产生相应的时序控制信号的部件，又称组合逻辑控制器。

硬连线控制器由指令部件、地址部件、时序部件、操作控制部件和中断控制部件等组成(参见“中央处理器”条目中的控制器部分)。

其中操作控制部件用来产生各种操作控制命令，它根据指令要求和指令流程，按照一定顺序发出各种控制命令。

操作控制部件的输人信号有:指令译码器的输出信号、时序信号和运算结果标志状态信号等。

设计时根据指令流程、操作时间表得到各种操作控制命令的逻辑表达式，可采用由基本逻辑电路（与门、或门、与非门等）组成的逻辑网络来实现。

也可采用可编程逻辑器件PLD来实现。

PLD的“与”阵列及“或”阵列和操作控制命令的“与一或”逻辑表达式相对应，为设计组合逻辑控制器提供了一种理想器件。

80年代出现的通用阵列逻辑电路〔GAL与PAL(参见专用逻辑集成电路)）具有与可编程逻辑器件PLD类似的结构，它不但可编程并且是可擦除的，为设计提供了更大的灵活性。

组合逻辑控制器的最大优点是速度快。

但因其线路复杂而且不规整，不便于调试、维护、修改，也不便于仿真不同的机器的指令集。

关键词：硬连线控制器；基本逻辑AbstractHard wired controller is composed of the basic logic circuits, decodes the instruction in the operation code, andproduce the corresponding sequential control signal components, also called combined logic controller. Hard wired controller by the instruction unit, address components, temporal parts, operation control part and the interrupt controlcomponents etc. (see "the controller part central processor" in entry). The operation control unit is used for generating various operation control command, it according to the instructions and instruction process, according to the order of the control commands issued. The operation of part of the control input signal: the instruction decoderoutput signals, timing signals and operation results indicating the status signal. The design according to theinstruction flow, operation schedule obtained logical expression of various operation control command, can beadopted by the basic logic circuits (and gate, or gate and NAND gate logic network composition etc.) to realize. Can also adopt the programmable logic device PLD to realize. PLD "and" and "or" array and array operation control command "and or" logical expression corresponding, providing an ideal device for the design of combinational logic controller. GAL and PAL generic array logic circuit (80 of the 1980s (see special logic integrated circuit)) withprogrammable logic device structure similar to the PLD, it is not only a programmable and erasable, provides more flexibility to design. The biggest advantage combinational logic controller is fast. But because of the circuit complex and irregular, not easy to debug, maintain, modify, also not easy for machines with different instruction set simulation.Keywords：Hard wired controller；basic logic第一章课题背景自1946年第一台电子计算机问世以来，计算机技术在元件器件、硬件系统结构、软件系统、应用等方面，均有惊人进步，现代计算机系统小到微型计算机和个人计算机，大到巨型计算机及其网络，形态、特性多种多样，已广泛用于科学计算、事务处理和过程控制，日益深入社会各个领域，对社会的进步产生深刻影响。

硬布线控制器(精)

由于采用同步工作方式，长指令和短指令对节拍时间的利用都是一样的。这对短指令来讲，在时间的利用上是浪费的，因而也降低了CPU的指令执行速度，影响到机器的速度指标。为了改变这种情况，在设计短指令流程时可以跳过某些节拍。当然在这种情况下，节拍信号发生器的电路相应就要复杂一些。节拍电位信号的产生电路与节拍脉冲产生电路十分类似，它可以在节拍脉冲信号时序器的基础上产生，运行中以循环方式工作，并与节拍脉冲保持同步。 3.微操作控制信号的产生在微程序控制器中，微操作控制信号由微指令产生，并且可以重复使用。在硬联线控制器中，某一微操作控制信号由布尔代数表达式描述的输出函数产生。设计微操作控制信号的方法和过程是，根据所有机器指令流程图，寻找出产生同一个微操作信号的所有条件，并与适当的节拍电位和节拍脉冲组合，从而写出其布尔代数表达式并进行简化，然后用门电路或可编程器件来实现。为了防止遗漏，设计时可按信号出现在指令流程图中的先后次序书写，然后进行归纳和简化。要特别注意控制信号是电位有效还是脉冲有效，如果是脉冲有效，必须加入节拍脉冲信号进行相“与”。
显然，从指令流程图出发，就可以一个不漏地确定在指令周期中各个时刻必须激活的所有操作控制信号 .例如，对引起一次主存读操作的控制信号 C3来说，当节拍电位 M1=l，取指令时被激活；而当节拍电位 M4=1，三条指令（LDA，ADD，AND）取操作数时也被激活，此时指令译码器的 LDA，ADD,AND输出均为1，因此 C3的逻辑表达式可由下式确定: C3=M1+M4(LDA+ADD+AND) 一般来说,还要考虑节拍脉冲和状态条件的约束 ,所以每一个控制信号Cn=可以由以下形式的逻辑方程来确定 : Cn= (Mi·Tk·Bj· Im) 与微程序控制相比，组合逻辑控制的速度较快.其原因是微程序控制中每条微指令都要从控存中读取一次，影响了速度，而组合逻辑控制主要取决于电路延迟 .因此，近年来在某些超高速新型计算机结构中，又选用了组合逻辑 . 2.指令执行流程在用硬联线实现的操作控制器中，通常，时序产生器除了产生节拍脉冲信号外，还应当产生节拍电位信号。因为在一个指令周期中要顺序执行一系列微操作，需要设置若干节拍电位来定时。例如前面提到的五条指令的指令周期，其指令流程可用下图来表示。

基于VHDL硬连线控制器设计研究

东华理工大学信息工程学院课程设计报告课程：计算机组成与体系结构课程设计题目：基于VHDL的硬连线控制器设计研究学生姓名：专业：计算机科学与技术班级：10204102指导教师：2013年1月6日目录一、摘要-------------------------------------------------------------------------3二、课程设计目的-------------------------------------------------------------4三、课程设计的内容----------------------------------------------------------4四、课程设计的分析与步骤-------------------------------------------------5五、经验和总结---------------------------------------------------------------10六、参考文献------------------------------------------------------------------11七、程序清单------------------------------------------------------------------11一、摘要控制器是指挥计算机的各个部件按照指令的功能要求协调工作的部件，是计算机的神经中枢和指挥中心，由指令寄存器IR(InstructionRegister)、程序计数器PC(ProgramCounter)和操作控制器0C(OperationController)三个部件组成，对协调整个电脑有序工作极为重要。

指令寄存器：用以保存当前执行或即将执行的指令的一种寄存器。

程序计数器：指明程序中下一次要执行的指令地址的一种计数器，又称指令计数器。

cpu设计控制单元

cpu设计控制单元CPU是计算机系统的核心部件，其主要任务是执行指令并处理数据。

而控制单元是CPU 中的一部分，用于控制指令执行过程和数据流动。

本文将探讨CPU设计中的控制单元。

控制单元的功能包括指令解码、分析、控制和执行，其中指令解码是控制单元的主要任务。

指令解码是将指令编码转换为内部操作信号的过程，然后通过这些信号控制存储器和算术逻辑单元(ALU)执行指令。

控制单元还需要解析指令，检查指令格式并确定指令的长度和类型。

控制单元还需要将指令序列转换为机器代码，以便CPU能够理解并执行指令。

控制单元的设计需要考虑效率和性能。

为了使CPU高效地运行，控制单元需要快速地解码指令并控制操作流程。

控制单元需要在不影响性能的情况下尽可能简单。

为了提高CPU的性能，控制单元需要支持指令流水线的实现，使CPU可以同时执行多条指令。

控制单元的设计还需要考虑可扩展性和灵活性。

随着计算机技术的不断发展，新的指令和操作指令不断被引入，通用CPU需要能够适应这些变化。

控制单元需要具有一定的可扩展性和灵活性，以便在不改变底层硬件的情况下支持新的指令集。

控制单元的设计需要考虑易用性和可靠性。

由于控制单元对CPU的功能和性能有着直接的影响，设计师需要确保控制单元能够正确地执行指令，以避免CPU出现错误或故障。

控制单元需要易于使用和管理，以便开发人员和维护人员能够方便地理解和调试CPU的运行状态。

控制单元是CPU中非常重要的部分，对CPU的性能和功能有着直接的影响。

控制单元的设计需要考虑效率、性能、可扩展性、灵活性、易用性和可靠性等多个因素，并综合考虑以实现高质量的CPU设计。

控制单元的设计一般分为两个部分：状态机和指令解码。

状态机是控制单元的核心部分，其主要任务是根据每个指令的操作码、操作数和执行条件等信息，控制CPU在每个时钟周期内执行相应的操作。

状态机一般采用硬实现方式来实现，其结构通常参照指令集架构构建。

指令解码是控制单元的另一重要任务，其主要作用是将指令转换为内部操作信号，以便CPU能够理解和执行指令。

中央处理器(2)-硬布线和流水线

（3）同种类型的指令所需要的控制信号大部分相同。如：所有的算术逻辑运算指令仅在ALU的操作命令及是否置状态位上不同，其他均完全相同。（4）在确定指令操作码时，要认真做好分类。例如，某机有128条指令，7位操作码(OP0～OP6)，其中有十六条算术逻辑运算指令，那么可以令这些指令的三位操作码完全相等(例如OP0～OP2为001)，而OP3～OP6 分别表示16条指令，设命令A是所有算术逻辑指令在cy2 周期中都需产生的，则： A＝加法指令· cy2+减法指令· cy2+逻辑加指令 · cy2+…＝(加法指令+减法指令+逻辑加指令+…)cy2＝ OP0· OP1· OP2· cy2
2．硬布线逻辑的实现途径
硬布线逻辑可用PLA（可编程逻辑阵列，地址与存储区或均可编程）、PAL（可编程阵列逻辑，与可编程、或不可编程、增加三态输出器件及记忆元件）、GAL （通用阵列逻辑，与或均可编程、输出逻辑宏单元）或半定制电路门阵列（GA）来实现。
6.4.4 硬布线控制逻辑设计中的若干问题
6.4.3
硬布线控制器的组成
图6.26控制器总框图
1．程序计数器和中断控制逻辑
程序计数器的输入:有四种来源。 (1)开机后的reset信号，将PC置以初始地址； (2)顺序执行指令:由PC+1形成下一条指令地址； (3)转移:由ALU送来转移地址(通过ALU部件计算有效地址) (4)外来中断请求信号:若CPU响应中断，则由中断控制逻辑部件产生中断入口地址。
16
硬布线控制逻辑设计中的若干问题
1．指令操作码的代码分配主要目标：简化控制部分的电路，减少延迟时间。主要难点： (1)CISC不定长操作码的译码困难； (2)为后续升级系统预留指令位置困难。 2. 确定机器周期、节拍与主频保证大部分指令在一个周期内完成，部分指令通过如 ‚ready”信号等方式来增加机器周期来完成。

计算机原理第六章第五—九节“CPU发展历程”、“硬连线控制器”的相关知识

计算机原理第六章第五—九节“CPU发展历程”、“硬连线控制器”的相关知识主题：第六章第五—九节“CPU发展历程”、“硬连线控制器”的相关知识学习时间：2016年11月14日--11月20日内容：我们这周主要学习第六章第五—九节CPU的相关知识。

希望通过这五节内容的学习能使同学们进一步掌握计算机CPU的相关知识。

一、学习要求1．了解CPU的发展历程；2．掌握硬连线控制器。

二、主要内容（一） CPU的发展历史1．X86时代的CPUCPU的溯源可以一直到1971年。

在那一年，当时还处在发展阶段的INTEL 公司推出了世界上第一台微处理器4004。

这不但是第一个用于计算器的4位微处理器，也是第一款个人有能力买得起的电脑处理器i4004含有2300个晶体管，功能相当有限，而且速度还很慢，被当时的蓝色巨人IBM以及大部分商业用户不屑一顾，但是它毕竟是划时代的产品，从此以后，INTEL便与微处理器结下了不解之缘。

可以这么说，CPU的历史发展历程其实也就是INTEL公司X86系列CPU 的发展历程，就通过它来展开的“CPU历史之旅”。

1978年，Intel公司再次领导潮流，首次生产出16位的微处理器，并命名为i8086，同时还生产出与之相配合的数学协处理器i8087，这两种芯片使用相互兼容的指令集，但在i8087指令集中增加了一些专门用于对数、指数和三角函数等数学计算指令。

由于这些指令集应用于 i8086和i8087，所以人们也将这些指令集统一称之为X86指令集。

虽然以后Intel又陆续生产出第二代、第三代等更先进和更快的新型CPU，但都仍然兼容原来的X86指令，而且Intel在后续CPU的命名上沿用了原先的X86序列，直到后来因商标注册问题，才放弃了继续用阿拉伯数字命名。

至于在后来发展壮大的其他公司，例如AMD和Cyrix等，在486以前（包括486）的CPU都是按Intel的命名方式为自己的X86系列CPU 命名，但到了586时代，市场竞争越来越厉害了，由于商标注册问题，它们已经无法继续使用与Intel的X86系列相同或相似的命名，只好另外为自己的586、686兼容CPU命名了。

计算机组成原理实验硬布线控制器

addr1addr2addr2addr3addr3pcjmp30110xxxxaddr1t1源部件总线bust2总线bus目标部件m1m2单周期硬布线控制器状态机m3m4t1源部件总线bust2总线bus目标部件m1m2多周期硬布线控制器状态机m3m4mealymealy状态机状态机hlt指令p1t1pcarrombust2busirpc1硬件停机m1t1pcarrombust2busirpc1m2m3m4t1pcarrombust2busirpc1t1pcarrombust2busirpc1t1pcarrombust2busirpc1m2m3m4t1pcarrombust2busirpc1t1t2t1pcarrombust2busirpc1m2m3m4t1t2t1t2t1t2m2m3m4t1t2t1t2jmp3指令jmp2指令jmp1指令nop指令单周期硬布线控制器状态机流程图微操作信号m1m2m3m4ldirnophltjmp1jmp2jmp3ldarnophltjmp1jmp2jmp3jmp1jmp2jmp3jmp2jmp3jmp3nophltjmp1jmp2jmp3jmp1jmp2jmp3jmp2jmp3jmp3jmp1jmp2jmp3jmp2jmp3jmp3pcincnophltjmp1jmp2jmp3jmp1jmp2jmp3jmp2jmp3jmp3指令译码指令译码电路电路微操作信号微操作信号硬布线逻辑硬布线逻辑单周期单周期时序发生器时序发生器多周期硬布线控制器状态机流程图hlt指令p1t1pcarrombust2busirpc1硬件停机m1t1pcarrombust2busirpc1m2m3m4t1pcarrombust2busirpc1t1pcarrombust2busirpc1t1pcarrombust2busirpc1m2m3t1pcarrombust2busirpc1t1pcarrombust2busirpc1m2jmp3指令jmp2指令jmp1指令nop指令m1m时序

硬布线设计实验报告

计算机组成原理实验报告实验名称：使用硬连线控制器的CPU设计专业班级：计算机科学与技术2010211301 学生姓名：贾晓冬宋丽君杨嘉宁肖迪月实验时间：2012.06目录1 教学目的、实验设备与任务1.1 教学目的 (3)1.2 实验设备 (3)1.3 设计与调试任务 (3)2 总体说明 (4)2.1 硬连线控制器的基本原理 (4)2.2 指令系统 (4)2.3 控制台指令 (5)2.4 数据通路 (5)2.5 控制器指令周期流程图 (5)2.6 控制台控制信号及作用 (6)3 设计方案 (7)3.1说明及流程图 (7)3.2 逻辑状态表 (8)4设计的实现 (10)4.1 ABEL源代码 (10)4.2组装、调试及管脚连线 (11)4.3数据测试及结果 (13)5本次设计的体会 (14)一、教学目的、实验设备与任务·教学目的1.融会贯通计算机组成原理课程和计算机系统结构课程的内容，通过知识的综合运用，加深对计算机系统各模块的工作原理及相互联系的认识。

2.掌握硬连线控制器的设计方法‘3.学习运用大容量可编程器件开发技术，掌握设计和调试的基本步骤和方法，体会ISP技术的优点。

4.培养科学研究能力，取得设计与调试的实践经验。

·实验设备TEC-5计算机组成原理实验系统一台Pentium3以上微型计算机一台逻辑测试笔一支·设计与调试任务1.按给定的数据格式和指令系统，利用大容量ISP可编程器件，设计一台硬布线控制器组成的处理机2.根据设计，在TEC-5实验系统中进行调试。

3.在调试成功的基础上，整理出设计图纸和其他文件二、总体说明1、硬连线控制器的基本原理硬布线控制器的基本原理是，每个微操作控制信号S是一系列输入量的逻辑函数，即用组合逻辑电路来实现，S = f( Im, Mi, Tk, Bj )其中Im是机器指令操作码译码器的输出信号，Mi是节拍信号发生器的节拍信号，Tk是时序信号发生器的时序信号，Bj是状态条件判断信号。

CPU指令译码器

计算机组成原理实验报告题目：CPU 指令译码器实验学院数学与信息科学学院学科门类工学专业 12软件工程学号 2012436138姓名王赛赛指导教师王兵2014年12月28号CPU 指令译码器实验一．实验目的（1）理解指令译码器的作用和重要性（2）学习设计指令译码器二．实验原理指令译码器是计算机控制器中最重要的部分。

所谓组合逻辑控制器就是指令译码器电路是由组合逻辑实现的。

组合逻辑控制器又称硬连线控制器，是设计计算机中的一种方法。

这种控制器中的控制信号直接由各种类型的逻辑门和触发器构成。

这样，一旦控制器部件构成后，除非重新设计和物理上对它重新连线，否则的话，要想增加新的功能是不可能的。

结构上的这种缺陷使得硬连线控制器的设计和调试变得非常复杂而且代价很大。

所以硬连线控制器曾一度被微程序控制器所取代。

但是随着新一代机器及VLSI技术的发展，这种控制器又得到了广泛重视，如RISC机广泛使用这种控制器。

下图是组合逻辑控制器的结构方框图。

逻辑网络的输入信号来源有3个：①指令操作译码器的输出In；②来自时序发生器的节拍电位信号Tk；③来自执行部件的反馈信号Bj。

逻辑网络的输出信号就是微操作控制信号，用来对执行部件进行控制。

组合逻辑控制器的结构方框图显然，组合逻辑控制器的基本原理可描述为：某一微操作信号Cm是指令操作译码器的输出In、时序信号（节拍电位信号Tk）和状态条件信号Bj的逻辑函数。

即 Cm=f（In，Tk，Bj）用这种方法设计控制器，需要根据每条指令的要求，让节拍电位和时序脉冲有步骤地去控制器的各有关部分，一步一步地执行指令所规定的微操作，从而在一个指令周期内完成一条指令所规定的全部操作。

一般来说，组合逻辑控制器的设计步骤如下。

（1）绘制指令流程图为了确定指令执行过程所需的基本步骤，通常是以指令为线索，按指令类型分类，将每条指令归纳成若干微操作，然后根据操作的先后次序画出流程图。

（2）安排指令操作时间表指令流程图的进一步具体化，把每一条指令的微操作序列分配到各个机器周期的各个时序节拍信号上。

计算机组成原理硬布线控制器课件

不易更改。
实现复杂度
硬布线控制器的实现复杂度相对较低，因为其控制逻辑通过硬件电路实现，而微程序控制器则需要编写和维护微程序代码，实现
复杂度较高。
02
硬布线控制器的组成
控制存储器
功能
存储控制指令，决定各个部件的操作。
特点
速度快，不易出错，但不易修改和扩展。
输入输出接口
功能
连接控制器与外部设备，实现数据输入输出。
输入输出控制
硬布线控制器还负责控制计算机系统比较
执行速度
硬布线控制器由于采用硬件逻辑电路实现控制指令的执行，因此在执行速度上通常比微程序控制
器更快。
设计灵活性
微程序控制器通过微程序实现控制指令的执行，设计灵活性较高，而硬布线控制器则相对固定，
高速与低功耗
随着数据处理需求的增长，对硬布线控制器的数据传输速率和功耗性能提出了更高的要求。未来的控制器将致力于实现更高的数据传输速度和更低的功耗，以满足不断增长的计算需求。
技术展望
01
新材料与新工艺
随着新材料和新工艺的发展，硬布线控制器有望采用更先进的材料和制
造工艺，以提高性能、降低成本并实现更小的体积。这为控制器在更多
领域的应用提供了可能。
02
可重构计算
可重构计算技术的引入将为硬布线控制器带来新的发展机遇。通过可重
构计算，控制器可以根据不同的任务需求动态调整内部结构，实现高效
的任务处理。
03
人工智能与控制器的融合
随着人工智能技术的不断发展，未来硬布线控制器将与人工智能技术深
度融合。通过集成人工智能算法，控制器能够更好地处理复杂的任务，
变化的计算机系统需求。
06

上一章我们述了两个简单的CPU的设计的完整过程,它们的

上一章我们讲述了两个简单的CPU的设计的完整过程，它们的控制单元都使用硬布线逻辑直接实现的。

实现控制单元的另外一种方法就是微序列控制单元，我们将在本章进行讨论。

1基本的微序列设计当我们设计一个CPU的控制单元的时候我们往往是先给出一个CPU的状态图，然后设计一个有限状态机。

硬布线逻辑是根据CPU的现态和输入（包括操作码和标志寄存器的内容）来进行状态转移，同时输出数据路径个组件的控制信号。

1.1微序列操作一个微序列控制器也是一个有限状态机，一个通用的微序列控制器如下图：说明：1〉图中寄存器用来存储CPU状态图中的一个状态，把它作为微代码存储器的地址访问微代码存储器。

2〉微代码存储器输出微指令，可以分成两个部分：一个部分是微操作，这些信号被输出到CPU的其他部分用以产生CPU数据路径中的控制信号。

另一部分被用来产生下一个访问微代码存储器的地址。

这一部分加上操作码、标志寄存器以及CPU现在的状态（也就是Register中的内容）一起产生下一次访问微代码存储器的地址。

3〉下一个地址产生单元接受操作码、标志寄存器内容和微代码存储器的输出，然后根据现在CPU所处的状态决定产生下一次访问微代码存储器的地址。

它生成所有可能的转移地址，然后选择正确的输出到寄存器中。

➢一个可能的地址就是微代码存储器现在地址加一。

➢另一个可能的地址是要跳转的绝对地址。

➢每个微序列控制其还需要能够正确地访问执行例程，这就需要用到影射逻辑。

把取指得到的操作码影射到执行子例程的第一条微指令的地址上。

这个影射操作时在每个取指周期结束时进行的。

➢像所有高级语言编程一样，微代码也可以有子程序。

当几条指令执行同一段微代码时，这段微代码就可以用一个子程序来实现。

当调用此子程序时，这个子程序的微代码地址就被作为一个跳转的绝对地址赋给寄存器，而当前地址加一的地址则被保存为返回地址。

（需要硬件的寄存器或者堆栈来实现）4〉一个微序列控制器最基本的四个部分就是：✧现在地址加一✧绝对地址✧影射逻辑地址✧子例程返回地址1.2微指令格式每个微程序控制器可以有它自己的微指令格式。

采用硬布线控制器的顺序模型处理机设计与调试报告

目录本报告包括以下内容：1. 数据通路图2. 硬布线控制器逻辑模块图3. 硬布线控制器指令周期流程图4. 控制模块HDL语言源程序/原理图（包含说明和注释）5. 测试波形图（以WRM为例）6. 设计说明书7. 设计与调试小结8. 本组成员实验心得数据通路图说明：数据通路是将双端口存储器模块和双端口通用寄存器模块连接在一起形成的。

双端口通用寄存器(RF)由一个ispLSI1016实现，功能相当于四个八位通用寄存器，用于保存参与运算的数据，运算后的结果也要送到RF中保存。

双端口寄存器堆模块的控制信号中，RS1、RS0用于选择从右端口读出的通用寄存器，RD1、RD0用于选择从左端口读出的通用寄存器。

而WR1、WR0用于选择写入的通用寄存器。

LDRi是写入控制信号，当LDRi=1时，数据总线DBUS上的数据在T3写入由WR1、WR0指定的通用寄存器。

左右端口分别与操作数暂存器DR1和DR2相连，RF的右端口通过三态门连接到数据总线DBUS上，因而RF中的数据可以直接通过右端口送到DBUS上。

DR1和DR2各由一片74LS273构成，用于暂存参与运算的数据。

ALU由两片74LS181构成，ALU的输出通过一个三态门发送到数据通路DBUS上。

双端口寄存器使用一片IDT7132（2048×8位），两个端口的地址输入A8-A10引脚接地，因此实际使用的存储容量为256字节。

左端口的数据输出端接在数据总线DBUS，右端口的数据输出接指令总线IBUS。

CEL#、LR/W#、OEL#控制左端口读写操作；CER#、RR/W#、OER#控制右端口读写操作。

CEL#为左端口片选信号，低电平有效；当CEL#=1时，禁止对左端口的读写操作；当LR/W#=0时，左端口进行读写。

OEL#的作用等同于三态门，当OEL#=0时，允许左端口读出的数据送到数据总线DBUS上；当OEL#=1时，禁止左端口的数据放到DBUS 上。

因此将OEL#写作RAM-BUS#。

实验07 硬布线控制器实验

实验七硬布线控制器实验一、实验目的1、通过实验学习利用VHDL语言进行有限状态机的设计。

2、通过实验了解硬布线控制器的基本工作原理。

二、实验原理1、硬布线控制器本质上是一种由门电路和触发器构成的复杂树形网络，它将输入逻辑信号转换成一组输出逻辑信号，即控制信号。

硬布线控制器的输入信号有：指令寄存器的输出、时序信号和运算结果标志状态信号等；输出的信号就是各个部件需要的各种微操作信号。

2、硬布线控制器的设计思想是：在硬布线控制器中，操作控制器发出的各种控制信号是时间因素和空间因素的函数。

各个操作定时的控制构成了操作控制信号的时间特征，而各种不同部件的操作所需要的不同操作信号则构成了操作控制信号的空间特征。

硬布线控制器就是时间信号和操作信号的组合，产生具有定时特点的控制信号。

3、本实验中用到的机器指令如下：图1 设计指令格式4、根据指令要求，得出用时钟进行驱动的状态机描述，即得出其有限状态机，如图2所示。

S0：空操作，系统复位后的状态S1：PC->AR，PC+1S2：MEM->BUS，BUS->IRS3：R0->BUS，BUS->AS4：R0->BUS，BUS->BS5：A+B->BUS，BUS->R0S6：IN->BUS，BUS->R0S7：R0->BUS，BUS->OUTS8：空操作S9：PC->AR，PC+1S10：MEM->BUS，BUS->PC图2 有限状态机描述三、实验步骤1、建立一个Quartus II工程命名为：Con，并在工程中新建一个VHD文件，与工程同名：Con.vhd2、利用VHDL语言设计了控制器的有限状态机。

其代码如下：LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;ENTITY CONTROLLER ISPORT(RESET : IN STD_LOGIC;T1 : IN STD_LOGIC;INS : IN STD_LOGIC_VECTOR(7 DOWNTO 0);CTRL : OUT STD_LOGIC_VECTOR(16 DOWNTO 0));END CONTROLLER;ARCHITECTURE CONTROLLER_ARCH OF CONTROLLER ISTYPE STATE IS (S10, S9, S8, S7, S6, S5, S4, S3, S2, S1, S0);SIGNAL CUFSM: STA TE;--CTRL:WR,RD,IOM,S3,S2,S1,S0,LDA,LDB,LOAD,LDAR,LDIR,ALU_B,R0_B,LDR0,PC_B,LDPC BEGINPROCESS (T1, RESET, INS)BEGINIF RESET = '0' THENCTRL <= "00000000010011010"; --NOPCUFSM <= S0;ELSIF T1'EVENT AND T1 = '1' THENCASE CUFSM ISWHEN S0 =>CTRL <= "00000000011011001"; --PC->AR,PC+1CUFSM <= S1;WHEN S1 =>CTRL <= "01000000010111010"; --MEM->BUS,BUS->IRCUFSM <= S2;WHEN S2 =>IF INS = "00000000" THEN --ADD INSCTRL <= "00000001010010010"; --R0->BUS,BUS->ACUFSM <= S3;ELSIF INS = "00100000" THEN -- IN INSCTRL <= "01100000010011110"; --IN->BUS,BUS->R0CUFSM <= S6;ELSIF INS = "00110000" THEN -- OUT INSCTRL <= "10100000010010010"; --R0->BUS,BUS->OUTCUFSM <= S7;ELSIF INS = "01010000" THEN -- HLT INSCTRL <= "00000000010011010"; --NOPCUFSM <= S8;ELSIF INS = "11100000" THEN -- JMP INSCTRL <= "00000000011011001"; --PC->AR,PC+1CUFSM <= S9;ELSE -- INV ALID INSCTRL <= "00000000011011001"; --PC->AR,PC+1CUFSM <= S1;END IF;WHEN S3 =>CTRL <= "00000000110010010"; --R0->BUS,BUS->BCUFSM <= S4;WHEN S4 =>CTRL <= "00010010010001110"; --A+B->BUS,BUS->R0CUFSM <= S5;WHEN S5 =>CTRL <= "00000000011011001"; --PC->AR,PC+1CUFSM <= S1;WHEN S6 =>CTRL <= "00000000011011001"; --PC->AR,PC+1CUFSM <= S1;WHEN S7 =>CTRL <= "00000000011011001"; --PC->AR,PC+1CUFSM <= S1;WHEN S8 =>CTRL <= "00000000010011010"; --NOPCUFSM <= S8;WHEN S9 =>CTRL <= "01000000000011011"; --MEM->BUS,BUS->PCCUFSM <= S10;WHEN S10 =>CTRL <= "00000000011011001"; --PC->AR,PC+1CUFSM <= S1;END CASE;END IF;END PROCESS;END CONTROLLER_ARCH ;3、对工程已经编译，将生成的Con.sof文件进行JTAG下载就可以了。

组成原理-逻辑电路控制器CPU的设计

摘要本次计算机组成原理课程设计课题是逻辑电路控制器CPU的设计。

利用maxplus 来实现计算机组成原理课程及实验中所学到的实验原理和编程思想，硬件设备自拟，设计控制器CPU的逻辑电路图，用逻辑电路图实现了一系列的指令功能，最终达到将理论与实践相联系。

本次设计在maxplus中完成存数据、取数据、加指令的CPU程序，用电路图实现了相关功能，设计maxplus的指令系统（包括存数据、取数据、加指令的CPU程序），形成具有一定功能的完整的电路图。

关键词：maxplus、全加器、寄存器、逻辑电路图目录1.实验软件maxplus (1)1.1 maxplus简介 (1)1.2 maxplus的使用说明 (1)2.设计目标 (4)3.系统设计 (4)3.1 四位二进制加法器 (4)3.2 寄存器 (5)3.3计数器 (6)3.4 微指令集电路图设计 (7)3.5 CPU程序设计流程图 (8)4.程序实现 (8)4.1 仿真电路图 (8)4.2 仿真结果 (9)5.总结与体会 (11)参考文献 (11)1.实验软件maxplus1.1 maxplus简介Altera公司的MAX+PLUSⅡ的全称是Multiply Array matrix and Programmable Logic User System。

MAX+PLUSⅡ支持所有的CPLD和25万门以内的FLEX和ACEX系列FPGA。

它集设计输入、编译、仿真、综合、编程（配置）于一体，带有丰富的设计库，并有详细的联机帮助功能，且许多操作与Windows下的操作方法完全一样，是一个集成化的、易学易用的PLD开发平台。

用MAX+PLUSⅡ进行设计的一般过程，设计输入、编译、功能仿真、设计实现、时序仿真、下载、硬件检查，在对上述过程中有错误的进行设计修改。

1.2 maxplus的使用说明逻辑设计的输入：①指定项目名称，在“File”菜单中选择Project→Name打开“Project Name”对话框；选择适当的驱动器和目录，然后键入项目名；点击“OK”。

硬布线控制器的设计

课程设计课程设计任务书 2015～2016学年第 1 学期学生姓名：张祥专业班级：计科二班指导教师：杨斐工作部门：计算机学院一、课程设计题目硬布线控制器的设计二、课程设计内容（含技术指标）1．利用QUARTUS 软件设计一个小型CPU 中的硬布线控制器。

总体框图参考下图：操作控制信号格式：执行单元．．．．总体框图如下：（不必设计）教学院计算机学院课程名称计算机组成原理课程设计题目硬布线控制器的设计专业计算机科学与技术班级二班姓名同组人员指导教师杨斐 2015 年 1 月 5 日该CPU的指令系统包含8条机器指令，分别为ADD、SUB、INC 、AND、OR 、2. 写出每一个操作控制信号的逻辑代数表达式，化简并设计电路。

3. 每输入一条机器指令代码打入IR中，由硬布线控制器得到14位操作控制信号，在发光二极管上显示每一位的值。

三、进度安排1.2015年12月14日，课题讲解，布置任务2.2015年12月15-17日，分析、讨论、进行各子模块的设计设计3.2015年12月18-24日，完成各模块联调，进行测试4.2015年12月25日，成果验收，进行答辩四、基本要求1.能够熟练掌握计算机中硬布线控制器的工作原理及特点；2.掌握硬件描述语言VHDL及原理图设计方法；3.熟练掌握Quartus II软件平台；4.各小组按模块分工，每人独立完成自己负责的模块；5.合作完成最终的硬件下载及调试；6.独立撰写符合要求的课程设计报告。

目录一、概述 ........................................................... 错误!未定义书签。

1.1课程设计的目的 .................................... 错误!未定义书签。

1.2课程设计的要求 .................................... 错误!未定义书签。

计算机组成原理第05章中央处理器(2硬布线控制器与PLA控制器)

5.4.1 组合逻辑控制器的设计步骤 1.根据CPU的结构图写出每条指令的操作流程图并分解成微操作序列。 2.选择合适的控制方式和控制时序。 3.对微操作流程图安排时序,排出微操作时间表。 4.根据操作时间表写出微操作的表达式,即微操作=周期*节拍*脉冲*指令码*其它条件 5.根据微操作的表达式,画出组合逻辑电路。组合逻辑控制器总框图见下页。
第五章中央处理器?cpu的功能和组成?指令周期?时序产生器?微程序控制器?微程序设计技术?硬布线控制器54硬布线控制器组合逻辑控制器与pla控制器541组合逻辑控制器的设计步骤1
第五章
中央处理器

CPU的功能和组成指令周期时序产生器微程序控制器微程序设计技术硬布线控制器
5.4 硬布线控制器(组合逻辑控制器)与PLA控制器
5.4 硬布线控制器(组合逻辑控制器)与PLA控制器
5.4.2 组合逻辑控制器的设计举例
CPU结构框图如下图所示,设计以下几条指令的组合逻辑控制器:
CLA ; 清AC ADD I D ; I=0为直接寻址,即(AC)+(D) AC I=1为间接寻址,即(AC)+((D)) AC STA I D ; I=0为直接寻址,即(AC) D; I=1为间接寻址,即(AC) (D) LDA I D ; I=0为直接寻址,即(D) AC; I=1为间接寻址,即((D)) AC JMP I D ; I=0为直接寻址,即(D) PC; I=1为间接寻址,即((D)) PC
IR(AR) DBUS DBUS AR I=1? Y (IR12)=1 M AR
N
N
I=1? Y (IR12)=1 M AR
(AC)+(DR) AC

硬布线控制器控制的CPU设计

硬布线控制器控制的CPU设计＆硬布线控制器控制的CPU设计步骤：1、确定CPU用途；2、设计指令集，同时，设计指令访问寄存器；3、设计CPU状态图；4、建立数据通路；5、设计控制器。

＆设计过程：一.确定CPU用途：CPU指令执行包括三个阶段：1、取指令阶段：从存储器取出一条指令；2、指令译码阶段：对取出的指令进行译码，即确定取到的指令是何种指令，然后转移到该种指令的执行阶段；3、指令执阶段：执行指令。

指令执行完毕，又转移到下一条指令的取指令阶段，开始新一轮的循环。

CPU状态图二设计指令集:执行内存有32个存储单元，每个存储单元8位（一个字节）；CPU有5根地址线，即A4、…、A0，8根三.指令格式指令格式专用寄存器：1、程序计数器PC：5位；2、地址寄存器AR：5位，接地址总线A[4..0]；3、数据寄存器DR：8位，接数据总线D[7..0]；4、指令寄存器IR：8位；5、程序状态字寄存器PSW：只有进位C一个标志值，可用C代表PSW。

三.设计CPU状态图5.3.4 取指令和译码周期5.3.5 取指令和指令执行过程四.建立数据通路数据通路：数据在各功能部件之间传送路径。

有两种数据通路设计方案：1、专用数据通路方式：在需要传送数据的部件之间创建一条专门的直接通路。

特点：数据传输性能高，但硬件设计量大。

2、内部总线方式：所有寄存器的输入端和输出端都连接到一条或多条公共通路上。

特点：结构简单，但可能存在冲突现象控制信号说明ARLD ：AR 锁存信号 PCLD ：PC 锁存信号PC+1：PC 自加1控制信号 DRLD ：DR 锁存信号 ACLD ：AC 锁存信号ALU(-)：ALU 减法触发信号 IRLD ：IR 锁存信号PCBUS ：PC 三态输出控制信号 DRBUS ：DR 三态输出控制信号 ACBUS ：AC 三态输出控制信号 IRBUS ：IR 三态输出控制信号MBUS ：存储器三态输出控制信号 RD ：存储器读信号 WR ：存储器写信号寄存器及总线设计CPU 状态及其控制信号T 4T T五.硬布线控制器结构方框图硬布线控制器设计步骤：1、确定指令系统，包括指令格式、功能和寻址方式；2、根据指令系统的要求，确定数据通路结构及时序系统构成；3、分析每条指令的执行过程，写出对应的微操作系列；4、综合每个操作控制信号的逻辑表达式，化简和优化；5、用逻辑电路实现。

计算机组成原理课程设计—硬布线控制器的设计与实现

硬布线控制器的设计与调试教学目的、任务与实验设备教学目的熟练掌握实验5和硬布线控制器的组成原理与应用。

复习和应用数据通路及逻辑表达式。

学习运用ISP （在系统编程）技术进行设计和调试的基本步骤和方法，熟悉集成开发软件中设计调试工具的使用，体会ISP 技术相对于传统开发技术的优点。

教学任务按给定的数据格式和指令系统，在所提供的器件范围内，设计一台硬布线控制器控制的模型计算机。

根据设计图纸，在通用实验台上进行组装，并调试成功。

在组装调试成功的基础上，整理出设计图纸和其他文件。

实验设备C1微操作控制信号结果反馈信息CnSKIPTJ ·····硬布线控制器（组合逻辑网络）ispLSI1032E-70LJ84指令译码模块节拍电位/节拍脉冲发生器指令寄存器W1W4 T1 T1启动停止时钟复位B1 Bn硬布线控制器结构方框图TEC －4计算机组成原理实验系统一台直流万用表一只集成电路建议使用ISP 芯片（一片ispLSI1032）。

采用ISP 器件，则需要一台PC 机运行设计自动化软件(例如ispEXPERT)作设计、编程和下载使用。

总体设计思路（描述指令系统，给数据通路）采用与模型计算机相同的指令系统，即12条机器指令。

实验设计中采用该指令系统的子集：去掉中断指令后的3条机器指令，只保留9条指令。

采用的数据通路和微程序控制器方案相同。

·数据通路图和数据通路控制信号ALUDR1DR2MUX1MUX2RFERM1M2S2S1S0T4RS1、RS0WR1、WR0RD1、RD0WRD(T2)SW_BUS#LDER(T4)AR2MUX3AR1RAM数据端口指令端口CERCEL#LRW(T3)LDAR2(T2)M3LDAR1(T4)AR1_INCIARIAR_BUS#LDIARPCALU2R4MUX4LDR4(T2)M4IRLDIR(T4)RS1、RS0控制器INSDBUSC控制信LDPC(T4)RD1、RD0WR1、WR0..LDDR2(T3)DBUSDBUSLDDR1(T3)RS_BUS#ALU_BUSSW0— SW7B 端口A 端口PC_ADDA 端口B 端口PC_INC控制器的设计思路硬布线控制器能够实现控制功能，关键在于它的组合逻辑译码电路。

硬连线控制器CPU设计