virtex6GTX高速串行传输原理与仿真_李坤

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virtex-6 GTX 高速串行传输原理与仿真

李 坤 朱 红

（电子科技大学，四川 成都 611731）

【摘 要】virtex-6 GTX 是xilinx 公司新近推出的一款具有通用性，易用性，低功耗，低成本特性的高速串行收发器。在ISE 环境中对该模块进行了仿真，仿真结果证明了GTX 能够实现数据的高速串行传输。

【关键词】GTX；virtex-6；FPGA；串行传输 【中图分类号】TP391.9 【文献标识码】A 【文章编号】1008-1151(2010)10-0063-02

在系统级互连设备中，高速串行I/O 技术迅速取代传统的并行I/O 技术正成为业界趋势，高速串行I/O 技术拥有比

并行I/O 技术更高的性能，更少的引脚，更低的成本和更简

化的设计。

随着大规模集成电路的发展，高速串行I/O 技术在军事，

医疗，网络，视频，通信等领域有着广泛的应用，对电子行

业的发展前景而言，对于电子行业发展前景而言，高速串行

I/O 至关重要，下面是采用千兆位级高速串行I/O 技术的行业

标准示例。

光纤通道

PCI Express RapidIO 串行 串行ATA 1Gb 以太网

10-Gb 以太网（xaui） CPRI

（一）Virtex-6 GTX 收发器简介

Virtex-6 FPGA GTX 收发器采用与业经验证的 Virtex-5 FPGA GTX 收发器相同的架构，同时在某些关键方面进行增强和增补。GTX 收发器的数据传输速率为150Mbps-6.5Gbps，侧重于性能和易用性的提高，旨在满足严格的 CEI-6 抖动规范要求。该收发器针对出色的信号完整性进行了优化，集成了判定反馈均衡器(DFE)，此外还支持线性 EQ 和发送器预加重。GTX 收发器在时钟方面提供了极大的灵活性，能够支持发送器和接收器之间的独立数据速度。GTX 集成了 64b/66b 和 64b/67b 变速箱，可简化高线速设计，从而在设计实施过程中减少成千上万个逻辑单元。

Virtex-6 FPGA GTX 收发器具有功耗低，效率高，且集成度高，通过软件可重配性强，如下所示的优点使其具有广泛的应用：

1.CML（电流模式逻辑）串行驱动/具有可配置终端的缓冲器。

2.可编程的发送端预加/去重技术，接收端的均衡技术和线性反馈均衡（DFE）技术，能保持信号的完整性。

3.支持从750Mb/s 到 6.6Gb/s 的线速率。且线速率在150Mb/s 到150Mb/s 时可以根据需要选择5倍过采样。

4.内部支持PCS 的多种特性：8b/10b 编解码，comma 对

齐，信道绑定和时钟纠正。

（二）Virtex-6 GTX 收发器工作原理 图1为 Virtex-6 GTX 收发器发送和接收结构框图，由图可知，在发送端，来自FPGA 的并行数据在时钟的作用下，经过线路编码（可选）被写入发送串行器，再转换为差分传行串行数据发送出去。 在接收端，来自差分输入端的高速串行数据经过时钟数据恢复模块，可产生恢复时钟，转换后的并行数据经过不一致性检测，comma 码检测和排列后到达线路译码器（可选，与发送端一致），最后经过RX 弹性缓存器FPGA 逻辑。

图1 GTX 收发器结构框图

由图1可知：GTX 收发器主要由以下几个模块组成 1.模拟前端

在模拟前端GTX 主要采用了两种关键技术保证了GTX 高速串行通信的可靠运行，他们是预加重/去重技术和均衡技术预加重技术主要应用于发送器部分是在电平转变开始前有意过量驱动，预加重技术能够很好的解决码间干扰的问题。GTX 收发器的预加重比例可以通过软件加以调节。均衡技术主要在接收器部分使用，使用均衡技术能够补偿由频率不同引起的阻抗衰减差异。

2.串行器和解串器 串行器：将速率为y 的n 位宽的并行数据转换为速率为n x y 的串行数据

解串器：将速率为n x y 的串行数据转换为速率为y 的n 位宽的并行数据

3.Rx 接收对齐

将接收到得数据对齐到合适的边界，可以使用不同的方法，从自动检测和对齐特殊的预留比特序列（通常称为comma 字符），到用户控制的比特调整线路编码器。

【收稿日期】2010-06-28

【作者简介】李坤（1986－），男，四川南充人，电子科技大学在读生，研究方向为信号处理、智能天线技术、FPGA；朱红，女，电子科技大学副教授，研究方向为嵌入式、FPGA。

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4.线路编码机制

将数据编码成适合不同线路的格式。编码器通常会消除长的误转变位的序列，还可以平衡数据中的0，1的出现次数。线路译码器：将线路中的编码数据分解成原始数据。在GTX 收发器中采用了8B/10B 线路编码机制。

8B/10B 方式最初由IBM 公司于1983年发明并应用于ESCON，由于其良好的特性获得了广泛的应用。将8B/10B 应用于线路编码能够保证DC 平衡和传输的数据串在接收端能被正确的复原。同时使用8B/10B 有足够的切换提供给时钟恢复电路。

5.发送和接收FIFO 发送FIFO，在输入数据之前，暂时保存数据。接收FIFO：在接收数据被提前之前，暂时保存数据。在需要时钟修正的

电路中，接收FIFO 是必须的。

（三）Virtex-6 GTX 收发器的仿真验证

1.GTX IP 核生成

采用xilinx 公司的核生成器能够很方便的生成所需要的GTX 模块。所配置的参数选择完成之后点击generate 可生成相应的GTX IP 核。

2.串行接收验证

串行口接收速率定义为：1Gbps。通过解串器和10B/8B 译码器后数据宽度变为8位。comma 码：k28.5。参考时钟：100Mhz。

（1）仿真激励源设计 参考时钟：

GTX0_RXUSRCLK2_IN _process :process begin

GTX0_MGTREFCLKRX_IN<='0'; wait for 5 ns;

GTX0_MGTREFCLKRX_IN<='1'; wait for 5 ns; end process;

发射信号：gtx0_rxn_in, gtx0_rxp_in(循环发送如下所示序列，高位在前)

（2）仿真结果

由图2可知，设计的串行序列进入GTX 后经过，解串器，Rx 接收对齐，10B8B 线路解码后，gtx0_rx_data_out(7:0)能够正确收到所设计的序列。图中，gtx0_rxn_in, gtx0_rxp_in 为差分输入串行输入端口，gtx0_rx_data_out(7:0)为并行输出数据。gtx0_rxcommdet_out 和gtx0_rxchariscomma_out 为comma 码和K

码检测输出端口。

图2 GTX 串行接收仿真结果

3.并行发送验证

并行发送端发送自定义的速率为100Mhz 宽度为8位的并行数据，通过GTX 的8B10B 编码后宽度变为10位，然后通过串行口发送出去，将串行接收端直接连接到串行发送端，进过并行化和10B8B 解码后，并接收端应能接受到相应的数据。

（1）仿真激励源设计 参考时钟：

GTX0_RXUSRCLK2_IN _process :process begin

GTX0_MGTREFCLKRX_IN<='0'; wait for 5 ns;

GTX0_MGTREFCLKRX_IN<='1'; wait for 5 ns; end process;

发射信号：

GTX0_TXDATA_IN 循环发送序列：bc->01 ->02-> …->09 ->1c ->01 ->02… ->09

其中bc 为comma 码（k28.5），1c 为k 码（k28.0） tb : PROCESS BEGIN

wait for 10 ns;

GTX0_TXDATA_IN<=x"bc";GTX0_TXCHARISK_IN<='1'; wait for 10 ns;

GTX0_TXDATA_IN<=x"01";GTX0_TXCHARISK_IN<='0'; ……………………. wait for 10 ns;

GTX0_TXDATA_IN<=x"09";GTX0_TXCHARISK_IN<='0'; END PROCESS;

（2）仿真结果

由图3可知，发送端gtx0_txdata_in 首先发送 bc 作为comma 码，然后发送从1开始的依次递增序列到9 在发送一个开k 码 1c 再发送从1开始的依次递增序列到9。一直循环发送下去。

接收端经过一定的延迟后，gtx0_rxdata_out 能正确的接收到来自发送端的数据，发送端和接收端数据一致。由此验证了gtx

仿真设计的正确性。

图3 GTX 并行发送仿真结果

【参考文献】

[1] Virtex-6 FGPA GTX Transceivers User Guide May 24,

2010.

[2] 田耘,徐文波.Xilinx FPGA 开发实用教程[M].清华大学出版

社,2008.

[3] 田耘,胡彬,徐文波.Xilinx ISE Design suite 10.x FPGA 开发

指南[M].人民邮电出版社,2008.

[4] 胡锦,彭成,谭明.基于RocketIO 的高速串行协议设计与实

现[J].微计算机信息,2008(06).

[5] 黄新栋,张涌.Virtex-5 GTP 在红外动态场景仿真中的应用

[J].红外技术,2009(04).