差分线分析与LAYOUT

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PCB Layout中的走线策略

PCB Layout中的走线策略.txt54就让昨日成流水，就让往事随风飞，今日的杯中别再盛着昨日的残痕；唯有珍惜现在，才能收获明天。布线（Layout）是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout得以实现并验证，由此可见，布线在高速PCB设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。主要从直角走线，差分走线，蛇形线等三个方面来阐述。1．直角走线直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI。传输线的直角带来的寄生电容可以由下面这个经验公式来计算：C=61W(Er)1/2/Z0 在上式中，C就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：inch），εr指介质的介电常数，Z0就是传输线的特征阻抗。举个例子，对于一个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量：T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps通过计算可以看出，直角走线带来的电容效应是极其微小的。由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：ρ=(Zs-Z0)/(Zs+Z0)，一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到正常的阻抗，整个发生阻抗变化的时间极短，往往在10ps之内，这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的。很多人对直角走线都有这样的理解，认为尖端容易发射或接收电磁波，产生EMI，这也成为许多人认为不能直角走线的理由之一。然而很多实际测试的结果显示，直角走线并不会比直线产生很明显的EMI。也许目前的仪器性能，测试水平制约了测试的精确性，但至少说明了一个问题，直角走线的辐射已经小于仪器本身的测量误差。总的说来，

差分信号线的技术原理及设计要求

10差分信号线的技术原理及设计要求电讯工程

差分信号线的技术原理及设计要求

景芳俞茂超

(陕西黄河集团有限公司设计所西安710043)

摘要:近几年由于消费市场对带宽的不断提高,传统的总线协议已经不能够满

足要求了.新的总线协议则定义了更高的速率.串行总线中应用最多的差分信号由于其良好的抗干扰性,易于布局及更高的速率获得了广泛的应用.这篇文章中介绍了有关差分信号线的基本概念及原理,并以LVDS为例,对其系统设计提出了一些建

议.最后简单的说明了差分系统中测量方面的一些常见的概念.

关键词:差分信号LVDS测量

1差分信号技术原理

1.1什么是差分信号

一

个差分信号(DifferentialSig—

na1)是用一个数值来表示两个物理量

之间的差异.从严格意义上来讲,所

有电压信号都是差分的,因为一个电图1差分方程式:C=A一B

压只能是相对于另一个电压而言的.在某些系统里,系统"地"被用作电压基准点.当"地"当

作电压测量基准时,这种信号规划被称之为单端的.我们使用该术语是因为信号是用单个导

体上的电压来表示的.其驱动器一般为电流驱动器,在接收一侧则一般是简单的100欧姆无

源端接器,如图 1.在正引线上,电流正向流动,负引线构成电流的返回通路.接收器

仅仅给

出A和B线上的信号差.A和B线共有的噪声或者信号将被抑制掉.

另一方面,一个差分信号作用在两个导体上.信号值是两个导体间的电压差.尽管不是

非常必要,这两个电压的平均值还是会经常保持一致.差分信号用一对标识为V+和V一的

导线来表示.当V+>V一时,信号定义成正极信号,当V+<V一时,信号定义成负极信号.

硬件Layout元器件布线规范篇

概述 (3)

1.1.C OMMON R OUTING R ULE (3)

1.2.PWM的布线 (15)

1.3.CLK的布线 (21)

1.4.RJ45 TO T RANSFORMER的布线 (25)

1.5.SFP的布线XFP的布线 (28)

1.6.SGMII，GMII（RGMII）,MII的走线（MAC TO PHY端） (33)

1.7.POE部分的布线 (38)

1.8.RS485布线 (46)

1.9.CPU子系统的布线 (47)

概述

本文是用来描述硬件研发部元器件布线设计规范手册，从EMI,散热，噪声，信号完整性，电源完整性，等角度，来规范元器件布线设计。此部分的Check应该Layout 布线阶段执行，并在Layout Review阶段做Double Check,若升级时Key Component 有更改，需要对以下内容再次Check。

Common Routing Rule

1.1.1传输线

传输线分为2种：微带线(Microstrip)和带状线(stripline)

微带线(Microstrip):一般走在外层的Trace.

带状线(stripline):一般走内层的 Trace.

微带线与带状线的特征阻抗不一样，必须避免不同形态的传输线存在于不同的层面上。

1.1.2跨Plane

高频信号走线必须注意不跨不同的Power Plane的问题，否则会因为回流路径不好造成信号完整性的问题。

铜箔在VCC GND Plane 层面尽量避免有连续的破孔出现，如有，请确认不会造成对电源完整性，和参考平面有影响。

处理蛇形线时的几点建议

layout中蛇形线和差分线的使用

1．差分走线

差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。

差分线怎么布才是严格的等长？我怎么样测试两相的长度是等长度呢？还是我大致让他们平行走线，只是尽量可能的等长，而不是很精确的等长？既然延迟差允许1/4的时钟误差是不是其长度也可以满足两相的长度差存在1/4的误差或者是更少的误差（1/4的误差太大了，平行着走线，怎么走也差不了那么多哦呵呵：））

差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：

a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。

b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。

c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的L VDS（low voltage differential signaling）就是指这种小振幅差分信号技术。

Layout(集成电路版图)注意事项及技巧总结

Layout主要工作注意事项

● 画之前的准备工作

● 与电路设计者的沟通

● Layout 的金属线尤其是电源线、地线

● 保护环

● 衬底噪声

● 管子的匹配精度

一、 layout 之前的准备工作

1、先估算芯片面积

先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。

2、 Top-Down 设计流程

先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。

3、模块的方向应该与信号的流向一致

每个模块一定按照确定好的引脚位置引出之间的连线

4、保证主信号通道简单流畅，连线尽量短，少拐弯等。

5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。

6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。

二、与电路设计者的沟通

搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方

包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。

（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。

（3）电路中MOS管，电阻电容对精度的要求。

（4）易受干扰的电压传输线，高频信号传输线。

三、layout 的金属线尤其是电源线，地线

1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。

MIPI Layout说明(转载)

MIPI Layout说明

June 27, 2013By admin With Comments are off for this post

MIPI Layout 说明

前言：

随着新的总线协议不断提高信号速率，如今的PCB 设计人员需要充分理解高速布线的要求并控制PCB 走线的阻抗；对于MIPI 信号来说，PCB 走线不再是简单的连接，而是传输线。

MIPI 属于差分信号（Differential Signal），差分信号的优点在于更好的抗干扰性、更高的速率和更少的信号线连接。

关键词：

线对：指一组差分线，如CLK+和CLK- ，DN1+与DN1-

1 差分阻抗控制：

PCB 走线的关键参数之一是其特性阻抗（即波沿导线传送时电压与电流的比值）。PCB上导线的特性阻抗是衡量高速电路板设计的一个重要指标，高速信号走线的阻抗和器件或信号所要求的特性阻抗必须一致。如阻抗偏差过大或不一致，会使其信号失真，造成不工作或不稳定；所以在高速线路板上的导线阻抗值应控制在某一范围之内，称为“阻抗控制”。

影响PCB 走线阻抗的因素主要有: 走线的宽度、走线之间的间距、导线厚度（铜厚）、绝缘介质的介电常数及厚度、是否有参考平面（地层或电源层）等。这些参数与设计和PCB制作本身都息息相关，所以不仅设计上要做到，在PCB 发包时也需要告诉PCB 厂家哪些是差分线，由厂家在制作时也进行控制。

MIPI 的差分线阻抗控制标准是100 欧姆，误差不能大于±10%。

1.1 PCB 叠层分析：

两层板上的MIPI 走线典型的叠层结构如下：

PCBLayout中的走线策略

布线的经济性考虑
01
02
03
成本效益
在PCBLayout中，走线策略应考虑成本效益，选择合适的材料和工艺，以降低制造成本。
优化资源利用
合理规划走线路径，减少不必要的布线长度，提高布线效率，降低材料和加工成本。
减少冗余布线
避免不必要的布线和交叉，减少冗余的连接和跳线，以降低生产成本和减少潜在的故障风险。
保持信号完整性
总结词
为了确保信号的完整性，PCBLayout中的走线应避免过孔、拐角和分支等可能引起信号反射和失真的因素。
详细描述
设计人员应选择合适的线宽和线长，以匹配信号的阻抗，减少信号反射。同时，应避免在走线中产生过孔、拐角和分支，以减少信号失真和噪声。在必要情况下，可以使用终端匹配电阻来消除信号反射。
兼容性设计
确保走线策略与未来可能使用的技术和元件兼容。
灵活的布线策略
根据实际需求和未来发展，灵活调整布线策略，以满足扩展性的要求。
THANKS
谢谢您的观看
虑屏蔽和隔离措施。
走线策略的演变历程
早期策略
以最小化走线长度和连接点数量为主要目标，注重生产成本。
信号完整性考虑
随着电子系统速度的提高，开始关注信号的完整性和时序问题，强调走线的阻抗控制和匹配。
电磁兼容性
在高频和复杂电磁环境下，走线的电磁兼容性成为重要考虑因素，如屏蔽、隔离、接地等。

PCB layout之USB差分走线布线经验教训

PCB layout 之USB 差分走线布线经验教训前言

USB 是一种快速、双向、同步传输、廉价、方便使用的可热拔插的串行

接口。由于数据传输快，接口方便，支持热插拔等优点使USB 设备得到广泛应用。目前，市场上以USB2.0 为接口的产品居多，但很多硬件新手在USB 应用中遇到很多困扰，往往PCB 装配完之后USB 接口出现各种问题。

比如通讯不稳定或是无法通讯，检查原理图和焊接都无问题，或许这个时候就需怀疑PCB 设计不合理。绘制满足USB2.0 数据传输要求的PCB 对产品的性能及可靠性有着极为重要的作用。

USB 协议定义由两根差分信号线（D+、D-）传输数字信号，若要USB 设备工作稳定差分信号线就必须严格按照差分信号的规则来布局布线。根据笔

者多年USB 相关产品设计与调试经验，总结以下注意要点：

1 在元件布局时，尽量使差分线路最短，以缩短差分线走线距离（√为合

理的方式，×为不合理方式）；

MIPI_Layout说明

MIPI Layout说明

（V1.0）

前言：

随着新的总线协议不断提高信号速率，如今的PCB设计人员需要充分理解高速布线的要求并控制PCB走线的阻抗；对于MIPI信号来说，PCB走线不再是简单的连接，而是传输线。

MIPI属于差分信号（Differential Signal），差分信号的优点在于更好的抗干扰性、更高的速率和更少的信号线连接。

关键词：

线对：指一组差分线，如CLK+和CLK- ， DN1+与DN1-

1差分阻抗控制：

PCB走线的关键参数之一是其特性阻抗（即波沿导线传送时电压与电流的比值）。PCB 上导线的特性阻抗是衡量高速电路板设计的一个重要指标，高速信号走线的阻抗和器件或信号所要求的特性阻抗必须一致。如阻抗偏差过大或不一致，会使其信号失真，造成不工作或不稳定；所以在高速线路板上的导线阻抗值应控制在某一范围之内，称为“阻抗控制”。

影响PCB走线阻抗的因素主要有: 走线的宽度、走线之间的间距、导线厚度（铜厚）、绝缘介质的介电常数及厚度、是否有参考平面（地层或电源层）等。这些参数与设计和PCB 制作本身都息息相关，所以不仅设计上要做到，在PCB发包时也需要告诉PCB厂家哪些是差分线，由厂家在制作时也进行控制

MIPI的差分线阻抗控制标准是100欧姆，误差不能大于±10%。

1.1PCB叠层分析：

两层板上的MIPI走线典型的叠层结构如下：

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参考层一定要有

如上图，PCB传输线通常由信号走线、一个或多个参考层和绝缘材质组成；

W1/W2为差分线对走线的宽度，S为差分线对走线之间的距离，T为导线的厚度（铜厚），H1为绝缘介质厚度，Er为绝缘层的介电常数。

硬件Layout元器件布线规范篇

概述 (3)

1.1.C OMMON R OUTING R ULE (3)

1.2.PWM的布线 (15)

1.3.CLK的布线 (21)

1.4.RJ45 TO T RANSFORMER的布线 (25)

1.5.SFP的布线XFP的布线 (28)

1.6.SGMII，GMII（RGMII）,MII的走线（MAC TO PHY端） (33)

1.7.POE部分的布线 (38)

1.8.RS485布线 (46)

1.9.CPU子系统的布线 (47)

概述

Common Routing Rule

1.1.1传输线

传输线分为2种：微带线(Microstrip)和带状线(stripline)

微带线(Microstrip):一般走在外层的Trace.

带状线(stripline):一般走内层的 Trace.

微带线与带状线的特征阻抗不一样，必须避免不同形态的传输线存在于不同的层面上。

1.1.2跨Plane

高频信号走线必须注意不跨不同的Power Plane的问题，否则会因为回流路径不好造成信号完整性的问题。

铜箔在VCC GND Plane 层面尽量避免有连续的破孔出现，如有，请确认不会造成对电源完整性，和参考平面有影响。

Layout中的走线策略

引言

在电子设计中，Layout是一个关键的环节，它决定了电路中各个元件的布局和相互连接的方式。而走线策略那么是Layout中的一个重要局部，它对电路的性能、可靠性、功耗等方面都有着重要的影响。本文将讨论Layout中的走线策略及其在电路设计中的应用。

根本概念

走线是指将电路中的各个元件之间通过导线进行连接的过程。在Layout中，走线涉及到导线的路径、宽度、长度等方面的设计。一个好的走线策略应该能够保证信号的传输性能、功耗以及电磁兼容性。

走线策略的重要性

走线策略的好坏直接影响到电路的可靠性和性能。一个合理的走线策略可以减少信号传输的延迟、功耗和噪声，提高电路的性能和稳定性。另外，走线策略还能够影响到电路的布局，合理的走线可以减少电路面积的占用，使得整个电路设计更加紧凑。

走线策略的根本原那么

在进行走线策略的设计时，有一些根本的原那么需要遵循，下面列举几条常用的原那么：

1.最短路径原那么：走线应尽量减少路径的长度，以减少信

号延迟和功耗。

2.分层原那么：将电路按照功能分成不同的层次进行布局和

走线，可以减少信号干扰和电磁辐射。

3.差分传输原那么：对于高速信号，应采用差分传输方式进

行走线，以提高抗干扰性能。

4.规那么走线原那么：走线应遵循一定的规那么，例如走线

宽度、间距等，以保证信号完整性和电磁兼容性。

5.路由复用原那么：通过合理的路由复用，可以减少走线的

数量和长度，从而降低电路复杂度和功耗。

走线策略的应用实例

1. 时钟网络走线策略

在一个设计复杂的芯片中，时钟网络是一个非常关键的局部。一个合理的时钟网络走线策略可以减少时钟信号的延迟和功耗，提高时钟的稳定性和可靠性。在时钟网络的走线中，需要考虑时钟分布的均匀性、时钟斯基瓦耳的抑制以及时钟交叉干扰等问题。

AD简易差分线设置

1.差分线的设置可从原理图或者pcb档定义，比较建议在建立原理图时就标示出差分线。

下图为例，在起讯号名字时同一组差分线名字要一致，然后在后面加“_P”和“_N”，这样同步到pcb时会自动生成一对。

2.下图是在如何在pcb端添加差分线，选择对应的差分线对即可，但要注意在同步时可能

会被不小心删除，所以建议最好在原理图端标示差分线。

3.同步差分线到pcb以后，需要一些rule的设置来方便layout。

USB的差分线阻抗为90欧姆，常用的线宽线距为8mil/8mil或者7mil/7mil，由于阻抗的计算涉及到pcb的介质参数和层与层的厚度，所以可以要求工厂根据自身情况适当更改线宽线距。

HDMI的差分线阻抗为100欧姆，目前使用线宽线距8mil/9mil。

阻抗计算可以在网上下载相应的软件计算。

4.下图是如何设置差分线在每层走线的线宽，注意差分线在外层和内层的计算不一样，所

以线宽线距会有不同。如果需要走内层则要重新计算。

5.下图是对差分线进行线距的设置。

6．差分线距离铺地至少需要25-30mil的距离，下图是对铺铜和差分线的距离进行设置。

7. 由于差分线相比其他的走线要重要，所以建议layout时先行对差分线进行布线，再对完成其他布线，劲量不适用via。

USB差分线对内线长差异最好控制在5mil以内。

HDMI4除了对每对差分线要求等长，也要求4对差分线的长度差异最好控制在10mil以内。

8. 完成差分线的初步layout以后可以在下图的选项中查看差分线的长度，以便对其进行长度的调整。

9. 在tool的下拉菜单中可以找到自动增加差分线的长度的工具。Interactive Length Tuning是对对内的2条线“_P”和“_N”进行等长调整。Interactive Diff Pair Length Tuning是对每组差分线的长度进行等长调整。

PCB layout之USB差分走线布线经验教训

PCB layout之USB差分走线布线经验教训USB是一种快速、双向、同步传输、廉价、方便使用的可热拔插的串行接口。由于数据传输快，接口方便，支持热插拔等优点使USB设备得到广泛应用。目前，市场上以USB2.0为接口的产品居多，但很多硬件新手在USB应用中遇到很多困扰，往往PCB装配完之后USB接口出现各种问题

比如通讯不稳定或是无法通讯，检查原理图和焊接都无问题，或许这个时候就需怀疑PCB设计不合理。绘制满足USB2.0数据传输要求的PCB对产品的性能及可靠性有着极为重要的作用。

USB协议定义由两根差分信号线（D+、D-）传输数字信号，若要USB设备工作稳定差分信号线就必须严格按照差分信号的规则来布局布线。根据笔者多年USB相关产品设计与调试经验，总结以下注意要点：

1. 在元件布局时，尽量使差分线路最短，以缩短差分线走线距离（√为合理的方式，×为不合理方式）；

2. 优先绘制差分线，一对差分线上尽量不要超过两对过孔（过孔会增加线路的寄生电感，从而影响线路的信号完整性），且需对称放置（√为合理的方式，×为不合理方式）；

3. 对称平行走线，这样能保证两根线紧耦合，避免90°走线，弧形或45°均是较好的走线方式（√为合理的方式，×为不合理方式）；

4. 差分串接阻容，测试点，上下拉电阻的摆放（√为合理的方式，×为不合理方式）；

5. 由于管脚分布、过孔、以及走线空间等因素存在使得差分线长易不匹配，而线长一旦不匹配，时序会发生偏移，还会引入共模干扰，降低信号质量。所以，相应的要对差分对不匹配的情况作出补偿，使其线长匹配，长度差通常控制在5mil以内，补偿原则是哪里出现长度差补偿哪里；

MK_PCB layout中的走线策略,gerber

PCB Layout中的走线策略

布线（Layout）是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout得以实现并验证，由此可见，布线在高速PCB设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。主要从直角走线，差分走线，蛇形线等三个方面来阐述。

1．直角走线

直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那幺直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。

直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI。

传输线的直角带来的寄生电容可以由下面这个经验公式来计算：

C=61W(Er)1/2/Z0

在上式中，C就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：inch），εr指介质的介电常数，Z0就是传输线的特征阻抗。举个例子，对于一个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量：

T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps

通过计算可以看出，直角走线带来的电容效应是极其微小的。

射频部分layout注意事项[重点]

射频部分layout注意事项

就前阶段我们layout出现的问题，我对射频部分layout注意事项做了整理。请大家补充，定下来后，作为以后射频部分layout和检查原则。

1，元器件布局

做stacking时就需考虑好结构件和主要元器件的布局，例如I/O连接器，SIM卡，电池连接器，T卡，camera，speaker，receiver，射频部分，基带部分，GSM天线部分，蓝牙天线部分，手机电视天线部分。这些部分位置的摆放除了从ID，MD方面考虑，还需要考虑到相互之间的影响。

MTK方案中SIM卡，按键都容易受到GSM天线干扰，需要尽量远离GSM天线。GSM天线区域，蓝牙天线区域和手机电视天线区域都需要一个合适的区域。GSM若做PIFA天线，需要500mm2的面积，天线离主板需要5mm以上高度，天线底下不能有I/O连接器，T卡，speaker之类器件，否则高度只能按底下器件到天线高度算；若做monopole，天线空间需要30mm×10mm，主板上该区域的地需挖空，天线与主板投影面不能有金属。speaker，receiver易受到天线干扰，产生TDMA noise

,需要考虑它们和天线的相对位置。电池连接器到PA电源也需较短。Stacking给出的射频部分屏蔽罩位置，射频部分能够作为一个合适整体放下射频部分到基带部分的IQ线，26MHZ信号线，控制线要走得尽量短，尽量顺。射频部分布局，需要理顺FEM到tranceiver的RX接收线，tranceiver 到PA的TX 发射线，PA到FEM或者ASM的TX发射线。

layout检查规范

LAYOUT检查规范

一、电源部分；

1.开关电源的大小回路是否清晰，是否交叉？

2.电容的摆放是否合理，大电容和小电容的摆放位置是否合理？

3.反馈信号和反馈器件有没有远离NOISE，是否有信号穿过敏感器件比如电感、

MOSFET等？

4.H-SIDE/L-SIDE是否路径最短？

5.各个组要环路的TRACE是否足够大？VIA数目是否够多？层叠的地方有效

面积是否足够大？

6.屏蔽罩是否合理？

7.各个器件的高度大小是否符合结构要求？

8.电源到各个IC的路径是否遵循短而粗的原则？TRACE和地上的VIA数目是

否足够？

二、DDR/FSB等高速信号；

1.参考平面是否完整，是否符合SPEC？

2.DUMPING及终端电阻的摆放是否合理？

3.各个GROUP的线是否等长？VIA数目是否一样？是否同一层？有没有跨

岛？

4.差分线的终端电阻位置是否合理？是否等长？阻抗是否正确？分叉有否？是

否隔离或包地？有否穿过敏感区域？

5.退藕电容是否靠近IC，电容是否时间有效的位置？

6.VREF是否远离NOISE,是否包地？电容摆放是否合理？

三、LCD I/F；

1.参考平面是否完整？

2.是否等长？有否DUMPING电阻或BEAD?

3.ESD摆放是否正确？

4.整个LCD有否屏蔽？

四、AC-LINK/AUDIO；

1.BIT-CLOCK是否包地？

2.是否为一个整的GROUP，远离NOISE?

3.模拟部分是否隔地？有否穿过数字部分破坏整个分割？长距离传输的时候两

端是否同一块地？

4.电源和地的分割是否一致？电源是否保证电流TRACE大小？

五、VIDEO；