差分线分析与LAYOUT
MIPI Layout说明
MIPI Layout说明June 27, 2013By admin With Comments are off for this postMIPI Layout 说明前言：随着新的总线协议不断提高信号速率，如今的PCB 设计人员需要充分理解高速布线的要求并控制PCB 走线的阻抗；对于MIPI 信号来说，PCB 走线不再是简单的连接，而是传输线。
MIPI 属于差分信号（Differential Signal），差分信号的优点在于更好的抗干扰性、更高的速率和更少的信号线连接。
关键词：线对：指一组差分线，如CLK+和CLK- ，DN1+与DN1-1 差分阻抗控制：PCB 走线的关键参数之一是其特性阻抗（即波沿导线传送时电压与电流的比值）。
PCB上导线的特性阻抗是衡量高速电路板设计的一个重要指标，高速信号走线的阻抗和器件或信号所要求的特性阻抗必须一致。
如阻抗偏差过大或不一致，会使其信号失真，造成不工作或不稳定；所以在高速线路板上的导线阻抗值应控制在某一范围之内，称为“阻抗控制”。
影响PCB 走线阻抗的因素主要有: 走线的宽度、走线之间的间距、导线厚度（铜厚）、绝缘介质的介电常数及厚度、是否有参考平面（地层或电源层）等。
这些参数与设计和PCB制作本身都息息相关，所以不仅设计上要做到，在PCB 发包时也需要告诉PCB 厂家哪些是差分线，由厂家在制作时也进行控制。
MIPI 的差分线阻抗控制标准是100 欧姆，误差不能大于±10%。
1.1 PCB 叠层分析：两层板上的MIPI 走线典型的叠层结构如下：如上图，PCB 传输线通常由信号走线、一个或多个参考层和绝缘材质组成；W1/W2 为差分线对走线的宽度，S 为差分线对走线之间的距离，T 为导线的厚度（铜厚），H1 为绝缘介质厚度，Er 为绝缘层的介电常数。
1.2 计算差分阻抗：差分阻抗需要用仿真软件来计算（推荐软件：Polar Si9000V7.1），计算好后再依据计算结果来走线。
ML_PCB Layout中的走线策略
PCB Layout中的走線策略--阿鳴PCB Layout中的走線策略--阿鳴佈線（Layout）是PCB設計工程師最基本的工作技能之一。
走線的好壞將直接影響到整個系統的性能，大多數高速的設計理論也要最終經過Layout得以實現並驗證，由此可見，佈線在高速PCB設計中是至關重要的。
下面將針對實際佈線中可能遇到的一些情況，分析其合理性，並給出一些比較優化的走線策略。
主要從直角走線，差分走線，蛇形線等三個方面來闡述。
1． 直角走線直角走線一般是PCB佈線中要求儘量避免的情況，也幾乎成爲衡量佈線好壞的標準之一，那麽直角走線究竟會對信號傳輸産生多大的影響呢？從原理上說，直角走線會使傳輸線的線寬發生變化，造成阻抗的不連續。
其實不光是直角走線，頓角，銳角走線都可能會造成阻抗變化的情況。
直角走線的對信號的影響就是主要體現在三個方面：一是拐角可以等效爲傳輸線上的容性負載，減緩上升時間；二是阻抗不連續會造成信號的反射；三是直角尖端産生的EMI。
傳輸線的直角帶來的寄生電容可以由下面這個經驗公式來計算：C=61W(Er)1/2/Z0在上式中，C就是指拐角的等效電容（單位：pF），W指走線的寬度（單位：inch），εr指介質的介電常數，Z0就是傳輸線的特徵阻抗。
舉個例子，對於一個4Mils的50歐姆傳輸線（εr爲4.3）來說，一個直角帶來的電容量大概爲0.0101pF，進而可以估算由此引起的上升時間變化量：T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps通過計算可以看出，直角走線帶來的電容效應是極其微小的。
由於直角走線的線寬增加，該處的阻抗將減小，於是會産生一定的信號反射現象，我們可以根據傳輸線章節中提到的阻抗計算公式來算出線寬增加後的等效阻抗，然後根據經驗公式計算反射係數：ρ=(Zs-Z0)/(Zs+Z0)，一般直角走線導致的阻抗變化在7%-20%之間，因而反射係數最大爲0.1左右。
layout注意事项
Layout注意问题一：ESD 器件由于ESD器件选择和摆放位置同具体的产品相关，下面是一些通用规则：1．让元器件尽量远离板边。
2．敏感线〔Reset，PBINT〕走板内层不要太靠近板边；RTC部分电路不要靠近板边。
3．可能的话，PCB四周保留一圈露铜的地线。
4. ESD器件接地良好，直接〔通过VIA〕连接到地平面。
5. 受保护的信号线保证先通过ESD器件，路径尽量短。
二：天线13MHz泄漏，会导致其谐波所在的Channel: Chan5, Chan70，Chan521、586、651、716、781、846等灵敏度明显下降；13MHz相关线需要充分屏蔽。
一般FPC和LCDM离天线较近，容易产生干扰，对FPC上的线需要采取滤波〔RC 滤波〕措施和屏蔽FPC，并可靠接地。
靠近天线部分的板上线〔不管什么类型〕尽量要走到内层或采取一定的屏蔽措施，来降低其辐射。
〔板内的其他信号可能耦合到走在表层的信号线上，产生辐射干扰。
〕三．LCD注意FPC连接器的信号定义：音频信号线最好两边有地线保护；音频信号线与电平变换频繁的信号线要有足够间距；FPC上的时钟信号及其他电平变换频繁的信号要有地线保护减少EMI影响；LCD的数据线格式是否和BB芯片匹配？例如i80或M68在时序上要求不一致等问题。
设计中对LCM 上的JPEG IC时钟信号的频率，幅值要满足需求。
如果时钟幅度不够可能导致JPEG不工作或不正常；注意Camera的输入时钟对Preview的影响，通常较高的Preview刷新帧数要求时钟频率高。
布局上，升压电路远离天线；音频器件和音频走线；给Camera供电的LDO靠近Camera放置；主板上Hall器件的位置要恰当，不能对应上盖LCD屏的位置，否则上盖的磁铁不能正对着Hall器件。
四．音频设计PCB布局音频器件远离天线、RF、数字部分，防止天线辐射对音频器件〔音频功放等〕的干扰；如果靠的很近，应该考虑使用屏蔽罩。
MIPI Layout说明(转载)
MIPI Layout说明June 27, 2013By admin With Comments are off for this postMIPI Layout 说明前言：随着新的总线协议不断提高信号速率，如今的PCB 设计人员需要充分理解高速布线的要求并控制PCB 走线的阻抗；对于MIPI 信号来说，PCB 走线不再是简单的连接，而是传输线。
MIPI 属于差分信号（Differential Signal），差分信号的优点在于更好的抗干扰性、更高的速率和更少的信号线连接。
关键词：线对：指一组差分线，如CLK+和CLK- ，DN1+与DN1-1 差分阻抗控制：PCB 走线的关键参数之一是其特性阻抗（即波沿导线传送时电压与电流的比值）。
PCB上导线的特性阻抗是衡量高速电路板设计的一个重要指标，高速信号走线的阻抗和器件或信号所要求的特性阻抗必须一致。
如阻抗偏差过大或不一致，会使其信号失真，造成不工作或不稳定；所以在高速线路板上的导线阻抗值应控制在某一范围之内，称为“阻抗控制”。
影响PCB 走线阻抗的因素主要有: 走线的宽度、走线之间的间距、导线厚度（铜厚）、绝缘介质的介电常数及厚度、是否有参考平面（地层或电源层）等。
这些参数与设计和PCB制作本身都息息相关，所以不仅设计上要做到，在PCB 发包时也需要告诉PCB 厂家哪些是差分线，由厂家在制作时也进行控制。
MIPI 的差分线阻抗控制标准是100 欧姆，误差不能大于±10%。
1.1 PCB 叠层分析：两层板上的MIPI 走线典型的叠层结构如下：如上图，PCB 传输线通常由信号走线、一个或多个参考层和绝缘材质组成；W1/W2 为差分线对走线的宽度，S 为差分线对走线之间的距离，T 为导线的厚度（铜厚），H1 为绝缘介质厚度，Er 为绝缘层的介电常数。
1.2 计算差分阻抗：差分阻抗需要用仿真软件来计算（推荐软件：Polar Si9000V7.1），计算好后再依据计算结果来走线。
pcb layout初学者如何理解差分信号
pcb layout初学者如何理解差分信号随着半导体技术和深压微米工艺的不断发展,IC的开关速度目前已经从几十M H z增加到几百M H z,甚至达到几GH z。
在高速PCB设计中,工程师经常会碰到误触发、阻尼振荡、过冲、欠冲、串扰等信号完整性问题。
本文将探讨它们的形成原因、计算方法以及如何采用Allegro中的IBIS仿真方法解决这些问题。
1信号完整性定义信号完整性(Signal Integrity,简称SI)指的是信号线上的信号质量。
信号完整性差不是由单一因素造成的,而是由板级设计中多种因素共同引起的。
破坏信号完整性的原因包括反射、振铃、地弹、串扰等。
随着信号工作频率的不断提高,信号完整性问题已经成为高速PCB工程师关注的焦点。
2反射2.1反射的形成和计算传输线上的阻抗不连续会导致信号反射,当源端与负载端阻抗不匹配时,负载将一部分电压反射回源端。
差分线传输信号解决了不少问题。
什么是差分信号? 通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态0还是1。
而承载差分信号的那一对线就称为差分线。
差分线阻抗怎么算?各种差分信号的阻抗都不一样的，比如USB的D+ D-，差分线阻抗是90ohm，1394的差分线是110ohm，最好先看看规格书或者相关资料。
现在已经有很多计算阻抗工具，比如polar的si9000，影响差分阻抗的因素有线宽、差分线间距、介质介电常数、介质的厚度(差分线到参考面之间的介质厚度)，一般是调整差分线间距和线宽来控制差分阻抗的。
做板的时候也要跟厂家说明哪些线要控制阻抗。
一个差分信号是用一个数值来表示两个物理量之间的差异。
从严格意义上来讲,所有电压信号都是差分的,因为一个电压只能是相对于另一个电压而言的。
在某些系统里,系统地被用作电压基准点。
当地当作电压测量基准时,这种信号规划被称之为单端的。
我们使用该术语是因为信号是用单个导体上的电压来表示的。
PCB layout之USB差分走线布线经验教训
PCB layout 之USB 差分走线布线经验教训前言
USB 是一种快速、双向、同步传输、廉价、方便使用的可热拔插的串行
接口。
由于数据传输快，接口方便，支持热插拔等优点使USB 设备得到广泛应用。
目前，市场上以USB2.0 为接口的产品居多，但很多硬件新手在USB 应用中遇到很多困扰，往往PCB 装配完之后USB 接口出现各种问题。
比如通讯不稳定或是无法通讯，检查原理图和焊接都无问题，或许这个时候就需怀疑PCB 设计不合理。
绘制满足USB2.0 数据传输要求的PCB 对产品的性能及可靠性有着极为重要的作用。
USB 协议定义由两根差分信号线（D+、D-）传输数字信号，若要USB 设备工作稳定差分信号线就必须严格按照差分信号的规则来布局布线。
根据笔
者多年USB 相关产品设计与调试经验，总结以下注意要点：
1 在元件布局时，尽量使差分线路最短，以缩短差分线走线距离（√为合
理的方式，×为不合理方式）；。
硬件Layout元器件布线规范篇
硬件Layout元器件布线规范篇目录概述 (3)1.1.C OMMON R OUTING R ULE (3)1.2.PWM的布线 (15)1.3.CLK的布线 (21)1.4.RJ45 TO T RANSFORMER的布线 (25)1.5.SFP的布线XFP的布线 (28)1.6.SGMII，GMII（RGMII）,MII的走线（MAC TO PHY端） (33)1.7.POE部分的布线 (38)1.8.RS485布线 (46)1.9.CPU子系统的布线 (47)概述本文是用来描述硬件研发部元器件布线设计规范手册，从EMI,散热，噪声，信号完整性，电源完整性，等角度，来规范元器件布线设计。
此部分的Check应该Layout 布线阶段执行，并在Layout Review阶段做Double Check,若升级时Key Component 有更改，需要对以下内容再次Check。
Common Routing Rule1.1.1传输线传输线分为2种：微带线(Microstrip)和带状线(stripline)微带线(Microstrip):一般走在外层的Trace.带状线(stripline):一般走内层的 Trace.微带线与带状线的特征阻抗不一样，必须避免不同形态的传输线存在于不同的层面上。
1.1.2跨Plane高频信号走线必须注意不跨不同的Power Plane的问题，否则会因为回流路径不好造成信号完整性的问题。
铜箔在VCC GND Plane 层面尽量避免有连续的破孔出现，如有，请确认不会造成对电源完整性，和参考平面有影响。
如下图所示：图1第一层有2个不同的Plane AGND&DGND，图2 CLK Trace 同时跨在AGND与DGND，此信号严重会受到干扰。
所以此类问题一定要检查一下！1.1.3绕线1, Serpentine Trace (蛇形线)：一般在BUS和CLK应用上，为了要求等长，必须较短的Trace要求绕线增加长度，方能达到所需的要求。
Layout中的走线策略
Layout中的走线策略引言在电子设计中，Layout是一个关键的环节，它决定了电路中各个元件的布局和相互连接的方式。
而走线策略那么是Layout中的一个重要局部，它对电路的性能、可靠性、功耗等方面都有着重要的影响。
本文将讨论Layout中的走线策略及其在电路设计中的应用。
根本概念走线是指将电路中的各个元件之间通过导线进行连接的过程。
在Layout中，走线涉及到导线的路径、宽度、长度等方面的设计。
一个好的走线策略应该能够保证信号的传输性能、功耗以及电磁兼容性。
走线策略的重要性走线策略的好坏直接影响到电路的可靠性和性能。
一个合理的走线策略可以减少信号传输的延迟、功耗和噪声，提高电路的性能和稳定性。
另外，走线策略还能够影响到电路的布局，合理的走线可以减少电路面积的占用，使得整个电路设计更加紧凑。
走线策略的根本原那么在进行走线策略的设计时，有一些根本的原那么需要遵循，下面列举几条常用的原那么：1.最短路径原那么：走线应尽量减少路径的长度，以减少信号延迟和功耗。
2.分层原那么：将电路按照功能分成不同的层次进行布局和走线，可以减少信号干扰和电磁辐射。
3.差分传输原那么：对于高速信号，应采用差分传输方式进行走线，以提高抗干扰性能。
4.规那么走线原那么：走线应遵循一定的规那么，例如走线宽度、间距等，以保证信号完整性和电磁兼容性。
5.路由复用原那么：通过合理的路由复用，可以减少走线的数量和长度，从而降低电路复杂度和功耗。
走线策略的应用实例1. 时钟网络走线策略在一个设计复杂的芯片中，时钟网络是一个非常关键的局部。
一个合理的时钟网络走线策略可以减少时钟信号的延迟和功耗，提高时钟的稳定性和可靠性。
在时钟网络的走线中，需要考虑时钟分布的均匀性、时钟斯基瓦耳的抑制以及时钟交叉干扰等问题。
2. 高速信号的差分走线策略在高频率的信号传输中，差分传输是一个常用的技术手段，可以有效地降低电磁干扰和噪声。
在差分走线策略中，需要考虑差分线对之间的对称性、匹配性以及差分线和其他信号线的间距等问题。
AD简易差分线设置
1.差分线的设置可从原理图或者pcb档定义，比较建议在建立原理图时就标示出差分线。
下图为例，在起讯号名字时同一组差分线名字要一致，然后在后面加“_P”和“_N”，这样同步到pcb时会自动生成一对。
2.下图是在如何在pcb端添加差分线，选择对应的差分线对即可，但要注意在同步时可能会被不小心删除，所以建议最好在原理图端标示差分线。
3.同步差分线到pcb以后，需要一些rule的设置来方便layout。
USB的差分线阻抗为90欧姆，常用的线宽线距为8mil/8mil或者7mil/7mil，由于阻抗的计算涉及到pcb的介质参数和层与层的厚度，所以可以要求工厂根据自身情况适当更改线宽线距。
HDMI的差分线阻抗为100欧姆，目前使用线宽线距8mil/9mil。
阻抗计算可以在网上下载相应的软件计算。
4.下图是如何设置差分线在每层走线的线宽，注意差分线在外层和内层的计算不一样，所以线宽线距会有不同。
如果需要走内层则要重新计算。
5.下图是对差分线进行线距的设置。
6．差分线距离铺地至少需要25-30mil的距离，下图是对铺铜和差分线的距离进行设置。
7. 由于差分线相比其他的走线要重要，所以建议layout时先行对差分线进行布线，再对完成其他布线，劲量不适用via。
USB差分线对内线长差异最好控制在5mil以内。
HDMI4除了对每对差分线要求等长，也要求4对差分线的长度差异最好控制在10mil以内。
8. 完成差分线的初步layout以后可以在下图的选项中查看差分线的长度，以便对其进行长度的调整。
9. 在tool的下拉菜单中可以找到自动增加差分线的长度的工具。
Interactive Length Tuning是对对内的2条线“_P”和“_N”进行等长调整。
Interactive Diff Pair Length Tuning是对每组差分线的长度进行等长调整。
10. 选择对差分线进行等长调整时，可以按下键盘上的“Tab”键进行更细致的设置。
PCB布线中遇到的问题、常见的误区、比较优化的走线策略
PCB Layout中的走线策略布线（Layout）是PCB设计工程师最基本的工作技能之一。
走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout得以实现并验证，由此可见，布线在高速PCB设计中是至关重要的。
下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。
主要从直角走线，差分走线，蛇形线等三个方面来阐述。
1．直角走线直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。
其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。
直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI。
传输线的直角带来的寄生电容可以由下面这个经验公式来计算：C=61W(Er)[size=1]1/2[/size]/Z0在上式中，C就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：inch），εr指介质的介电常数，Z0就是传输线的特征阻抗。
举个例子，对于一个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量：T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps通过计算可以看出，直角走线带来的电容效应是极其微小的。
由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：ρ=(Zs-Z0)/(Zs+Z0)，一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。
而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到正常的阻抗，整个发生阻抗变化的时间极短，往往在10ps之内，这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的。
实际运用中差分信号线的分析和 LAYOUT
实际运用中差分信号线的分析和LAYOUT随着近几年对速率的要求快速提高，新的总线协议不断的提出更高的速率。
传统的总线协议已经不能够满足要求了。
串行总线由于更好的抗干扰性，和更少的信号线，更高的速率获得了众多设计者的青睐。
而串行总线又尤以差分信号的方式为最多。
所以在这篇中整理了些有关差分信号线的设计和大家探讨下。
关键字：差分信号线，LVDS，眼图，LAYOUT。
1.差分信号线的原理和优缺点差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。
何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。
而承载差分信号的那一对走线就称为差分走线。
差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。
b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，如图在A-A‘的电流是从右到左，那B-B‘的是从左到右，那么按右手螺旋定则，那他们的磁力线是互相抵消的。
耦合的越紧密，互相抵消的磁力线就越多。
泄放到外界的电磁能量越少。
c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。
目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。
2.差分信号的一个实例：LVDSLVDS（Low Voltage Differential Signaling)是一种低摆幅的电流型差分信号技术，它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。
Layout 注意问题
Layout中注意的几项:
1、沿着PCB的每层边沿绕25 mils宽的ground trace。
并且在此地线上每隔100
mils 打孔，将每层地连起来。
其主要目的是为了使整个PCB的EMC问题。
2、PCB板中的晶振所在的位置所在的区域不能走线，这样是为了防止其他走线
对CLK的影响。
3、数字地和模拟地需要用moat 隔开。
为了使信号产生的回路尽量小。
4、拉线顺序：先拉high speed signals 后拉low speed signals ，因为高频信号对
周围环境的要求高，并且会对周围信号产生串扰。
5、差分信号中，每组signal 请在同一层，，通孔最多2个，因为每个会产生寄
生电容和电感。
6、一层与相邻的另一层的走线尽可能的垂直，尽量不要平行。
7、走线时注意信号的电流大小来确定线宽和线距（1A约为40mils）
8、天线与易受干扰的信号避开，如power 时序或者晶振。
9、Differential signals 布线时同对信号要等长。
10、Differential signals 长度匹配的方法
11、所有的线算线长是只算到pad处（焊盘边），
12、过孔的位置：
13、高速信号布线时需要拐弯时的角度
因为锐角会发生尖端放电，直角会产生EMI问题，所以选择135度。
PCB设计中的严格差分线路布局规划
PCB设计中的严格差分线路布局规划
在PCB设计中，严格差分线路布局规划是非常重要的一项任务。
差分信号是
一对信号，在传输过程中相互独立，但又需要保持一定的相位关系。
因此，差分线路的布局规划需要考虑信号的匹配性、互相干扰、信号稳定性等因素。
首先，在进行差分线路布局规划时，需要考虑差分信号之间的物理尽可能相似，以减小差分信号之间的不匹配性。
差分信号线路的长度应该尽可能相等，布线路径也需要保持对称。
这样可以有效降低模式转移噪声和共模噪声的干扰。
其次，差分线路的规划应避免与其他信号线路交叉，尤其是高速数字信号线路
或高功率线路。
这样可以有效降低信号传输过程中的串扰和干扰，保证差分信号的稳定性和准确性。
另外，差分线路布局还需要考虑地线的布局。
为了提高差分信号的抗干扰能力，应尽量保持差分信号线与地线的距离一致并减小地线回流环路的面积，以减小接地回流对差分信号的干扰。
此外，在差分线路的规划中，还需要合理设置阻抗匹配器。
通过合适的阻抗匹配，可以提高差分线路的传输速率和信号质量。
最后，在进行差分线路布局规划时，还需考虑PCB板的层间布局。
差分信号
线路应尽可能采用内层布局，以减小外部环境对信号的干扰，同时也能提高PCB
板的整体抗干扰能力。
总的来说，严格的差分线路布局规划对于保证PCB设计的信号传输质量、提
高系统抗干扰能力非常重要。
合理的差分线路布局可以有效降低系统中的噪声和干扰，提高信号传输的稳定性和准确性。
因此，在PCB设计中，设计师必须严格按
照差分线路布局规划的原则进行设计，从而确保整个系统的性能和可靠性。
差分线最在高速PCB设计中的应用
差分线最在高速PCB设计中的应用差分线是高速PCB设计中常用的一种设计技术，可以有效地减少信号传输中的串扰和损耗，提高信号质量和系统性能。
差分线广泛应用于高速总线、存储器、CPU、高频信号传输等领域。
本文将从差分线的概念、原理、设计要点以及在高速PCB设计中的应用等方面进行介绍。
一、差分线的概念和原理差分线是指两根位于同一层或不同层的线对，其中一根为正线（P 线），另一根为负线（N线）。
正线和负线的波形是对称的，当正线上有电流流过时，负线也有相等大小的电流流过，但电流的方向相反。
差分线之间采用微分方式传输信号，将信号的变化转换为电流的变化，通过差分放大电路来恢复和解码。
差分线的原理在于利用两根线间的串扰来抵消外界噪声和抗干扰能力更强。
差分线信号传输时，P线和N线之间的距离应尽可能相等，长度匹配要求较高，以避免由于不匹配引起的时延不一致。
同时，还需要保证差分线之间的差异阻抗匹配，以降低末端反射和信号失真。
二、差分线设计的要点1.差分线宽度：影响差分线的传输特性和阻抗值，一般差分线宽度要比单端线宽度更宽，以确保达到所需的阻抗匹配。
2.差分线间距：差分线间距要尽可能大，以避免相互串扰，一般要求至少为线宽的3倍。
3.差分线的层间穿越方式：如果P线和N线在同一层布线，需要采用复合线的形式，在布线时注意交替覆盖，避免交叉。
如果P线和N线在不同层布线，则需要通过仿真和分析来确定层间穿越方式，以保证信号完整性。
4.差分线的末端匹配：差分线的末端需要进行匹配，一般可以通过串联电阻或者电流源来实现。
1.高速总线：在高速总线设计中，差分线广泛应用于处理器和存储器之间的数据传输。
如DDR、PCI Express等。
差分线能够提高传输速率、降低功耗、减少串扰和噪声干扰，提高总线的稳定性和可靠性。
2.CPU设计：差分线在CPU的布局中也有重要的应用，主要用于处理器和芯片组之间的高速数据传输。
差分线可以提供更高的数据传输速率和抗干扰能力，从而提高CPU的性能和稳定性。
PCBlayout之USB差分走线布线经验教训
PCBlayout之USB差分走线布线经验教训
PCB layout 之USB 差分走线布线经验教训前言
USB 是一种快速、双向、同步传输、廉价、方便使用的可热拔插的串行
接口。
由于数据传输快，接口方便，支持热插拔等优点使USB 设备得到广泛应用。
目前，市场上以USB2.0 为接口的产品居多，但很多硬件新手在USB 应用中遇到很多困扰，往往PCB 装配完之后USB 接口出现各种问题。
比如通讯不稳定或是无法通讯，检查原理图和焊接都无问题，或许这个时候就需怀疑PCB 设计不合理。
绘制满足USB2.0 数据传输要求的PCB 对产品的性能及可靠性有着极为重要的作用。
USB 协议定义由两根差分信号线（D+、D-）传输数字信号，若要USB 设备工作稳定差分信号线就必须严格按照差分信号的规则来布局布线。
根据笔
者多年USB 相关产品设计与调试经验，总结以下注意要点：
1 在元件布局时，尽量使差分线路最短，以缩短差分线走线距离（√为合
理的方式，×为不合理方式）；。
Layout中的走线策略
PCB Layout中的走线策略布线（Layout）是PCB设计工程师最基本的工作技能之一。
走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout得以实现并验证，由此可见，布线在高速PCB设计中是至关重要的。
下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。
主要从直角走线，差分走线，蛇形线等三个方面来阐述。
1．直角走线直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。
其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。
直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI。
传输线的直角带来的寄生电容可以由下面这个经验公式来计算：C=61W(Er)[size=1]1/2[/size]/Z0在上式中，C就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：inch），εr指介质的介电常数，Z0就是传输线的特征阻抗。
举个例子，对于一个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量：T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps通过计算可以看出，直角走线带来的电容效应是极其微小的。
由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：ρ=(Zs-Z0)/(Zs+Z0)，一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。
而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到正常的阻抗，整个发生阻抗变化的时间极短，往往在10ps之内，这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的。
Layout中的走线策略
PCB Layout中的走线策略布线（Layout）是PCB设计工程师最基本的工作技能之一。
走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout得以实现并验证，由此可见，布线在高速PCB设计中是至关重要的。
下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。
主要从直角走线，差分走线，蛇形线等三个方面来阐述。
1．直角走线直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。
其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。
直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI。
传输线的直角带来的寄生电容可以由下面这个经验公式来计算：C=61W(Er)[size=1]1/2[/size]/Z0在上式中，C就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：inch），εr指介质的介电常数，Z0就是传输线的特征阻抗。
举个例子，对于一个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量：T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps通过计算可以看出，直角走线带来的电容效应是极其微小的。
由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：ρ=(Zs-Z0)/(Zs+Z0)，一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。
而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到正常的阻抗，整个发生阻抗变化的时间极短，往往在10ps之内，这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的。
PCB Layout中的走线策略
PCB Layout中的走线策略布线(Layout)是PCB设计工程师最基本的工作技能之一。
走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout得以实现并验证，由此可见，布线在高速PCB设计中是至关重要的。
布线(Layout)是PCB设计工程师最基本的工作技能之一。
走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout得以实现并验证，由此可见，布线在高速PCB设计中是至关重要的。
下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。
主要从直角走线，差分走线，蛇形线等三个方面来阐述。
1.直角走线直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢?从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。
其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。
直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间;二是阻抗不连续会造成信号的反射;三是直角尖端产生的EMI.传输线的直角带来的寄生电容可以由下面这个经验公式来计算：C=61W(Er)1/2/Z0在上式中，C就是指拐角的等效电容(单位：pF)，W指走线的宽度(单位：inch)，εr指介质的介电常数，Z0就是传输线的特征阻抗。
举个例子，对于一个4Mils的50欧姆传输线(εr为4.3)来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量：T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps通过计算可以看出，直角走线带来的电容效应是极其微小的。
由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：ρ=(Zs-Z0)/(Zs+Z0)，一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
实际运用中差分信号线的分析和LAYOUT随着近几年对速率的要求快速提高，新的总线协议不断的提出更高的速率。
传统的总线协议已经不能够满足要求了。
串行总线由于更好的抗干扰性，和更少的信号线，更高的速率获得了众多设计者的青睐。
而串行总线又尤以差分信号的方式为最多。
所以在这篇中整理了些有关差分信号线的设计和大家探讨下。
关键字：差分信号线，LVDS，眼图，LAYOUT。
1.差分信号线的原理和优缺点差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。
何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。
而承载差分信号的那一对走线就称为差分走线。
差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。
b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，如图在A-A‘的电流是从右到左，那B-B‘的是从左到右，那么按右手螺旋定则，那他们的磁力线是互相抵消的。
耦合的越紧密，互相抵消的磁力线就越多。
泄放到外界的电磁能量越少。
c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。
目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。
2.差分信号的一个实例：LVDSLVDS（Low Voltage Differential Signaling)是一种低摆幅的电流型差分信号技术，它使得信号能在差分PCB 线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。
LVDS驱动器由一个驱动差分线对的电流源组成‧通常电流为3.5mA)，LVDS接收器具有很高的输入阻抗，因此驱动器输出的电流大部分都流过100Ω‧的匹配电阻，并在接收器的输入端产生大约350mA 的电压。
当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑″1″和逻辑″0″状态。
低摆幅驱动信号实现了高速操作并减小了功率消耗，差分信号提供了适当噪声边缘和功率消耗大幅减少的低压摆幅。
功率的大幅降低允许在单个集成电路上集成多个接口驱动器和接收器。
这提高了PCB板的效能，减少了成本。
不管使用的LVDS传输媒质是PCB线对还是电缆，都必须采取措施防止信号在媒质终端发生反射，同时减少电磁干扰。
LVDS要求使用一个与媒质相匹配的终端电阻（100±20Ω），该电阻终止了环流信号，应该将它尽可能靠近接收器输入端放置。
LVDS驱动器能以超过155.5Mbps的速度驱动双绞线对，距离超过１０ｍ。
对速度的实际限制是：①送到驱动器的TTL数据的速度；②媒质的带宽性能。
通常在驱动器侧使用复用器、在接收器侧使用解复用器来实现多个TTL信道和一个LVDS信道的复用转换，以提高信号速率，降低功耗。
并减少传输媒质和接口数，降低设备复杂性。
LVDS接收器可以承受至少±1V的驱动器与接收器之间的地的电压变化。
由于LVDS驱动器典型的偏置电压为+1.2V，地的电压变化、驱动器偏置电压以及轻度耦合到的噪声之和，在接收器的输入端相对于接收器的地是共模电压。
这个共模范围是：+0.2V～+2.2V。
建议接收器的输入电压范围为：0V～+2.4V。
LVDS接收器可以承受至少±1V的驱动器与接收器之间的地的电压变化。
由于LVDS驱动器典型的偏置电压为+1.2V，地的电压变化、驱动器偏置电压以及轻度耦合到的噪声之和，在接收器的输入端相对于接收器的地是共模电压。
这个共模范围是：+0.2V～+2.2V。
建议接收器的输入电压范围为：0V～+2.4V。
3.差分信号的布线要求：对于PCB工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。
也许只要是接触过Layout的人都会了解差分走线的一般要求，即差分对的布线有两点要注意，一是两条线的长度要尽量一样长，等长是为了保证两个差分信号时刻保持相反极性，减少共模分量。
另一是两线的间距(此间距 由差分阻抗决定)要一直保持不变，也就是要保持平行。
平行的方式有两种，一为两条线走在同一走线层(s ide-by-side)，一为两条线走在上下相邻两层(over-under)。
一般以前者side-by-side实现的方式较多。
等距则主要是为了保证两者差分阻抗一致，减少反射。
对差分对的布线方式应该要适当的靠近且平行。
所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。
需要平行也是因为要保持差分阻抗的一致性。
若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。
下面是差分传输线模型为便于分析，差分线对常常根据它的奇模和偶模阻抗和延迟来描述，而这些与其差模和共模对应的部分是密切相关的，因此可以用方程1来计算。
这儿Ctot = Cself + Cm 。
Cself是一条线与地之间的电容，而Cm是两条线之间的电容。
Lself和Lm分别是一条线的自电感，和两条线之间的互电感。
差分阻抗被定义为在两条差分驱动的导线之间所测得的阻抗。
（所谓差分驱动就是指当两个完全一样，但极性相反的信号）。
差分阻抗是对着奇模阻抗而言的，所谓奇模阻抗是指当两条导线被差分驱动[3]时，在差分线对中一条传输导线的阻抗。
偶模阻抗是指当两条导线都被一个单一的对地共模信号驱动时，在差分线对中两条导线的阻抗。
利用方程1，可以推得：差分阻抗共模阻抗但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。
下面重点讨论一下PCB差分信号设计中几个常见的误区。
误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。
造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。
虽然差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。
地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路。
在PCB电路设计中，一般差分走线之间的耦合较小，往往只占10~20%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。
当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路。
尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加EMI，要尽量避免。
也有些设计人员认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制？不给共模信号提供地阻抗回路，势必会造成EMI辐射，这种做法弊大于利。
所以要保持PCB地线层返回路径宽而短。
尽量不要跨岛（跨过相邻电源或地层的分隔区域。
）比如主板设计中的USB和SATA及PCI-EXPRESS等最好不要有跨岛的做法。
保证这些信号的下面是个完整地平面或电源平面。
误区二：认为保持等间距比匹配线长更重要。
在实际的PCB布线中，往往不能同时满足差分设计的要求。
由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行，其实间距不等造成的影响是微乎其微的，相比较而言，线长不匹配对时序的影响要大得多。
再从理论分析来看，间距不一致虽然会导致差分阻抗发生变化，但因为差分对之间的耦合本身就不显著，所以阻抗变化范围也是很小的，通常在10%以内，只相当于一个过孔造成的反射，这对信号传输不会造成明显的影响。
而线长一旦不匹配，除了时序上会发生偏移，还给差分信号中引入了共模的成分，降低信号的质量，增加了EMI。
可以这么说，PCB差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据设计要求和实际应用进行灵活处理。
同时为了弥补阻抗的匹配可以采用接收端差分线对之间加一匹配电阻。
其值应等于差分阻抗的值。
这样信号品质会好些。
所以建议如下两点：（A）使用终端电阻实现对差分传输线的最大匹配，阻值一般在90～130Ω之间，系统也需要此终端电阻来产生正常工作的差分电压；（B）最好使用精度１～2%的表面贴电阻跨接在差分线上，必要时也可使用两个阻值各为50Ω的电阻，并在中间通过一个电容接地，以滤去共模噪声。
通常对于差分信号的CLOCK等要求等长的匹配要求是+/-10mils之内。
误区三：认为差分走线一定要靠的很近。
让差分走线靠近无非是为了增强他们的耦合，既可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。
虽说这种做法在大多数情况下是非常有利的，但不是绝对的，如果能保证让它们得到充分的屏蔽，不受外界干扰，那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI的目的了。
如何才能保证差分走线具有良好的隔离和屏蔽呢？增大与其它信号走线的间距是最基本的途径之一，电磁场能量是随着距离呈平方关系递减的，一般线间距超过4倍线宽时，它们之间的干扰就极其微弱了，基本可以忽略。
此外，通过地平面的隔离也可以起到很好的屏蔽作用，这种结构在高频的（10G以上）IC封装PCB设计中经常会用采用，被称为CPW结构，可以保证严格的差分阻抗控制（2Z0）。
差分走线也可以走在不同的信号层中，但一般不建议这种走法，因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果，引入共模噪声。
此外，如果相邻两层耦合不够紧密的话，会降低差分走线抵抗噪声的能力，但如果能保持和周围走线适当的间距，串扰就不是个问题。
在一般频率（GHz以下），EMI 也不会是很严重的问题，实验表明，相距500Mils的差分走线，在3米之外的辐射能量衰减已经达到60dB，足以满足FCC的电磁辐射标准，所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。