数字秒表设计EDA课设报告
EDA数字秒表课程设计报告
课程设计任务书
学生姓名：专业班级：电子科学与技术电子00901班
指导教师：工作单位：武汉理工大学信息工程学院
题目: 数字秒表
一、设计目的
①根据设计要求，完成对数字秒表的设计。
②进一步加强对QuartusⅡ的应用和对VHDL语言的使用。
二、设计内容和要求
①计时精度应大于1/100S，计时器能显示1/100S的时间，提供给计时器内部定时的时钟频率应大于100Hz，这里选用1KHz。
②计时器的最大计时时间为1小时，为此需要6位的显示器，显示的最长时间为59分59.99秒。
③设置有复位和起/停开关，复位开关用来使计数器清零，做好计时准备。起停开关的使用方法与传统的机械式计数器相同，即按一下，启动计时器开始计时，再按一下计时终止。
三、初始条件
CPLD，按键，时钟信号等。
四、时间安排：
EDA课程设计布置工作 6.11
设计 6.12~6.15
硬件调试 6.17~6.19
撰写设计报告 6.20~6.21
检查硬件、答辩、提交设计报告 6.22
指导教师签名：年月日
系主任（或责任教师）签名年月日
目录
摘要.............................................................................................................................. I Abstract ......................................................................................................................... II 绪论............................................................................................................................ I II 一系统设计方案. (1)
EDA数字时钟课程设计报告
EDA技术及应用课程设计说明书 2013 届电子信息工程专业班级
题目数字时钟
学号
姓名
指导教师
二О一五年月日
一、基本原理
一个完整的时钟应由三部分组成：秒脉冲发生电路、计数显示部分和时钟调整部分。
秒脉冲发生电路原理：一个时钟的准确与否主要取决于秒脉冲的精确度。为了保证计时准确我们对系统时钟48MHz进行了48000000分频，从而得到1Hz的秒脉冲。
计数显示部分原理：显示部分是用数码管LED实现的，这里使用的是共阳极的数码管如图所示8个数码管，其中左边两个数码管用来显示时的个位和十位、中间的显示分的个位和十位、最右边两个显示分的个位和十位。
时钟调整部分原理：校时电路里定义key[0]、key[1]和k2、k3分别用于控制时钟的计时开始、清零和调整功能中的时的加1、分的加1处理，从而完成对现在的时间调整。本实验电路校时电路在此完成了暂停、清零、时调整和分调整。
二、硬件设计
芯片图：
图1 数字时钟原理图
程序的调试工作都是在电脑上完成的，通过程序的输入、原理图的建立、管脚分配、编译、仿真、再下载到芯片进行运行。
电路中采用共阳极连接的七段数码管，通过程序的控制扫描驱动来显示时钟的时-分-秒。
程序中的按键设定为K1暂停、K2清零、K3调时、K4调分元件清单：
三、数字时钟的Verilog实现
管脚的分配：
程序：
module clock(clk,s1,,s2,key,dig,seg); //模块名clock input clk,s1,s2; //输入时钟
input[1:0]key; //输入按键
output[7:0]dig; //数码管选择输出引脚
EDA数字秒表设计课程设计
EDA数字秒表设计
专业：自动化
班级学号：5090431
姓名：
2011年 6 月15 日
数字秒表设计实验任务书
一、设计实验目的：
在MAX+plusII软件平台上，熟练运用VHDL语言，完成数字时钟设计的软件编程、编译、综合、仿真，使用EDA实验箱，实现数字秒表的硬件功能。
二、设计实验说明及要求：
1、数字秒表主要由：分频器、扫描显示译码器、一百进制计数器、六十进制计数器（或十进制计数器与6进制计数器）、十二进制计数器（或二十四进制计数器）电路组成。在整个秒表中最关键的是如何获得一个精确的100H Z计时脉冲，除此之外，数字秒表需有清零控制端，以及启动控制端、保持保持，以便数字时钟能随意停止及启动。
2、数字秒表显示由时（12或24进制任选）、分（60进制）、秒（60进制）、百分之一秒（一百进制）组成，利用扫描显示译码电路在八个数码管显示。
3、能够完成清零、启动、保持（可以使用键盘或拨码开关置数）功能。
4、时、分、秒、百分之一秒显示准确。
三、数字时钟组成及功能：
1、分频率器：用来产生100H Z计时脉冲；
2、十二或二十四进制计数器：对时进行计数
3、六十进制计数器：对分和秒进行计数；
4、六进制计数器：分别对秒十位和分十位进行计数；
5、十进制计数器：分别对秒个位和分个位进行计数；
6、扫描显示译码器：完成对7字段数码管显示的控制；
四、系统硬件要求：
1、时钟信号为10MHz；
2、FPGA芯片型号EPM7128LC84—15、EP1K30TC144—3或EP1K100QC208—3（根据实验箱上FPGA芯片具体选择）；
数字秒表设计EDA课设报告
北华航天工业学院
《EDA技术综合设计》
课程设计报告
报告题目：数字秒表设计
作者所在系部：电子工程系
作者所在专业：自动化
作者所在班级： B08221
作者姓名：赵天娇
指导教师姓名：崔瑞雪
完成时间： 2010年12月1日
内容摘要
EDA技术是电子设计技术和电子制造技术的核心，目前，电子系统的EDA 技术正从主要着眼于数字逻辑向模拟电路和数模混合电路的方向发展。
本设计主要内容是数字逻辑电路——数字秒表，数字秒表在日常生活中有广泛的用途，秒表的逻辑结构较简单，它主要由显示译码器、十进制计数器、六进制计数器和报警器组成。四个10进制计数器：用来分别对百分之一秒、十分之一秒、秒和分进行计数；两个6进制计数器：用来分别对十秒和十分进行计数；显示译码器：完成对显示的控制。根据电路持点，用层次设计概念将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口,然后再将各模块合起来联试。
通过MAX+plusⅡ软件，对上述模块设计，仿真无误后，设计顶层文件，仿真无误后，下载到主芯片EPF10K10LC84-4中，按适配划分后的管脚定位，同相关功能块硬件电路接口连线，进行硬件实验。
EPF10K10LC84-4是Altera公司生产的FLEX10K系列可编程逻辑器件。主要采用了嵌入式阵列，容量高达百万门，为可重复配置的CMOS SRAM工艺，系统工作过程中可随时改变配置，有利于现场编程，完成秒表设计的修改于完善。
关键词
EDA、可编程逻辑器件、计数器、显示器
目录（字体？）
一、概述 (1)
二、实验目的 (1)
三、单元模块设计 (1)
EDA秒表设计实验报告
编译原理课程
2015~2016年度第2学期实验题目：数字秒表设计
院系：信息学院
班级：
学号：
姓名：
一. 设计原理和结构
1.秒表功能
秒表实现显示范围为是00:00:00-11:59:59的功能，显示精度为1ms，可实现功能：
①、通过计数器的cin端口来控制计数器的启动实现可控的启动功能；
②、通过控制计数器清零端aclr来实现数字秒表清零功能。当aclr清零端为
高电平时，计数器清零，也即数字秒表清零，否则秒表正常计数；
③、通过暂停键pause暂停功能，当暂停键为低电平时，数字出现暂停。
2.秒表结构
秒表主要以下起见构成：
①.50M_100HZ的分频器
②.12进制的BCD计数器
③.460进制的BCD计数器
④.try7447译码器
此外，秒表还需有一个启动信号、清零信号及报时信号，以便实现对秒表的控制和有效应用（启动和清零信号及报时信号由使用者给出，设计时主要任务是将此外界信号的功能准确的通过数字秒表体现出来，也即，当使用者给出启动信号时数字秒表能够正常启动，上面已经给出，启动和清零的功能是通过将此信号送给计数器来实现的）。
二. 方案实施
1. 子模块原理图及功能仿真
1.1分频器模块
由于下载板只能提供50M的时钟脉冲，为了达到秒表显示1ms的精度，需要50M_100HZ 的分频器进行分频。图1.1-1为分频器的原理图。
图1.1-1原理图：
1.2 模12BCD计数器
模12BCD计数器显示范围的是00-12，由symbol图可以看出clk为时钟信号、clr_n为清零端（cir_n为低电平时计数器清零）、shiwei[3..0]和gewei[3..0]为输出计数端口。
EDA秒表实验报告
《EDA课程设计——秒表》
题目数字秒表
学院信息学院
专业电子信息工程
班级 11电子A
姓名朱彦杰
学号
指导教师凌朝东
课题名称秒表完成时间11.28
指导教师凌朝东学生姓名朱彦杰班级11电子A
总体设计要求和技术要点
设计要求：
5. 秒表，难度系数0.9
要求：计时范围为0∼59 分59 秒，精度为百分之一秒；能同时显示分秒信息（LED 数码管）。技术要点：
1．利用VHDL语言设计基于计算机电路中时钟脉冲原理的数字秒表。该秒表计时范围为0秒~59分59.99秒，显示的最长时间为59分59秒，计时精度为10毫秒以内，具有复位功能。
2.秒表有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出。
一、系统组成模块连接图和系统框图
- 3 -
二、模块器件及其程序
1、分频模块及其程序
本模块实现脉冲分频，本实验使用的EP2C5T144C8的频率计进行50MHz 分频产生
100HZ 的脉冲。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fenpin IS
PORT ( CLK: IN STD_LOGIC; OUTCLK: out std_logic ); END fenpin;
ARCHITECTURE behav OF fenpin IS BEGIN
PROCESS( CLK )
variable cnt:integer range 0 to ; BEGIN
EDA课程设计数字秒表设计
目录
数字秒表设计性实验任务书 ........................................................ 错误!未定义书签。
一、设计性实验目的 ............................................................... 错误!未定义书签。
二、设计性实验说明 ............................................................... 错误!未定义书签。
三、实验箱给定硬件 ............................................................... 错误!未定义书签。
四、要求 ................................................................................... 错误!未定义书签。实验报告 .. (3)
一、数字秒表顶层设计 (3)
二、数字秒表内部设计 (3)
1、分频器 (3)
2、十进制计数器 (4)
3、六进制计数器 (6)
4、二十四进制计数器 (7)
5、数据选择和数码管选择模块 (8)
6、数码管驱动模块： (10)
三、数字秒表仿真波形 (11)
四、实验总结 (11)
数字秒表设计性实验任务书
一、设计性实验目的：
在MAX-PLUS II软件平台上，熟练运用VHDL硬件描述语言，完成数字时钟的文本输入或原理图输入、编译、综合、仿真，利用EDA实验箱，实现数字秒表的硬件实现。
数字式秒表课程设计报告
2012 ~2013学年第 2 学期
《数字电子技术》
课程设计报告
题目：数字式秒表
专业：通信工程
班级：11级通信二班
姓名：涛、、文凯、芳琪
王然、程洋洋、王国文、灿指导教师：王银花
电气工程学院
2013年6月04日
1、任务书
摘要
关键词译码显示电路；R-S触发器；555定时器分频器
在科技高度发展的今天，数字秒表在日常生活中是比较常见的电子产品，以其走时精确，使用方便，功用多而受广大用户所喜。
本设计所实现的数字式秒表是电子设计技术中最基本的设计实验之一。该数字计数系统的逻辑结构较简单，是由控制电路，复位电路，0.01秒脉冲发生器，译码显示电路构成的。其中控制电路是由基本R-S触发器以及电阻，开关组成的电路部分；复位电路是由机械开关，电阻，以及电源组成的电路部分；多谐振荡器是由555定时器以及其外围电路组成的电路分，它和分频器一起用来产生0.01秒的脉冲；译码显示电路由7448集成元件构成的电路部分；七段数码管电路由共阴极七段LED显示器，电阻和接地端组成的电路部分。
通过对各部分结构的了解，本实验从而设计出最大是为59.99秒的数字式秒表。通过对实验了解到计数秒表的设计存在一些问题，但是这也充分说明了数字秒表还存在很大的提升空间，对计数精度可以进一步提高。在设计实验中为了保证实验过程少走弯路，学会仿真是必要的，对本实验我们采用multism软件仿真，以便提高实验的正确性与可行性。
在平时的理论学习中遇到的问题都一一解决，加深了我对专业的了解，培养了我对学习的兴趣，为以后的学习打下了好的开端，我受益匪浅。同时，让我明白：电子设计容不得纸上谈兵，只有自己动手实际操作才会有深刻理解，才会有收获。
数字电路课程设计报告-数字时分秒计时器设计
一、概述及设计目的 (4)
1.1 概述 (4)
1.2 设计目的 (5)
二、设计思路 (6)
三、设计过程 (7)
3.1 方案论证 (7)
3.2 电路设计 (14)
四、系统调试与结果 (16)
五、主要仪器与设备 (18)
六、设计体会 (19)
数字时分秒计时器设计
1、概述及设计目的
1.1 概述
近年来随着科技的飞速发展，EDA的应用正在不断地走向深入。时分秒计时器的出现，解决了人们的时间意识问题，更是给人们提供了精确的时间观念，不会因为时间问题而发生纠纷。时分秒计时器是日常学习生活、电器制造，工业自动化控制、国防、实验等等的理想计时器。
本设计的时分秒计时器系统采用EDA软件绘图，利用计数原理，结合显示电路、电源电路设计计时器，将软件和硬件有机地结合起来，使得系统能够实现数字显示，显示时间为时分秒计数，每秒自动加1，满59秒自动向分钟位进位，秒位清零，满59分钟自动向时位进1，分秒位清零，满12小时全部清零，重新计算，能够精确地进行时间计数。其中硬件系统可以采用VHDL语言编写程序，也可以采用绘图形式，十二进制，六十进制并在EDA环境中进行观察，在仿真中就可以观察到实际的工作状态，调试波形就可以观察到程序运行结果。
系统主要功能：时钟功能，在数码管上显示小时，分钟，秒钟。当其单位定位秒当期计数显示59秒时再来一个脉冲秒钟清零并向分钟进一，以此类推，当满59分59秒时，再来一个脉冲则分钟秒钟清零并向小时进一，当计数为11时59分59秒时，则全部清零，重新计数。该时分秒计时器的显示有计数器的每位
分别接给译码器再由显示管显示数字，以便观察。
EDA课程设计--数字秒表设计
电子课程设计
—数字秒表的设计
数字秒表的设计
数字秒表的设计
一、设计任务与要求
1、数字秒表的计时范围是0秒~59分59.99秒，显示的最长时间为59分
59秒。秒。
2 2、数字秒表的计时精度是、数字秒表的计时精度是10ms 10ms。。
3 3、、复位开关可以在任何情况下使用，复位开关可以在任何情况下使用，即便在计时过程中，即便在计时过程中，即便在计时过程中，只要按一下复位只要按一下复位开关，计时器就清零，并做好下次计时的准备。开关，计时器就清零，并做好下次计时的准备。
4 4、、具有启具有启//停开关，停开关，即按一下启即按一下启即按一下启//停开关，停开关，启动计时器开始计时，启动计时器开始计时，启动计时器开始计时，再按一下再按一下启/停开关则停止计时。停开关则停止计时。
二、总体框图
由频率信号输出端输出频率为100HZ 的时钟信号，输入到微妙模块的时钟端clk ，
高/低
电平电平
频率
信号输入输入
微妙模块微妙模块
秒模块秒模块
分模块分模块
置数/位选位选
显示模块显示模块
进
位
进
位
微妙模块为100进制的计数器，产生的进位信号co 输入到下一级秒模块的
时钟端，以此类推，直到分模块计数到59进60时，产生的进位信号不输出，计数清零。将微妙、秒、分产生的计数通过置数/位选再通过显示模块实时显示。 设计方案：利用一块芯片完成除时钟源，利用一块芯片完成除时钟源，按键和显示器之外的所有数字电路功按键和显示器之外的所有数字电路功能。所有数字逻辑功能都在CPLD 器件上用VHDL 语言实现。这样设计具有体积小，设计周期短，调试方便，故障率地和修改升级容易等特点，
数字秒表实验报告EDA
EDA课程设计
题目：基于VHDL的数字秒表设计
学生姓名 ____
学号 __________
学院 ____________
专业 ___________
指导教师 _____
二零一二年十二月
基于VHDL的数字秒表设计
摘要
当前电子系统的设计正朝着速度快，容量大，体积小，质量轻，省电的方向发展。推动该潮流迅速发展的决定性因素就是使用了现代化的EDA设计工具。此次课程设计先确定了系统的逻辑功能，选择电路结构，然后确定并设计电路所需的数据处理以及控制模块，在Quartus II上以超高速硬件描述语言VHDL为系统逻辑描述方法完成了数字秒表所需的分频模块，十进制计数控制模块，六进制计数控制模块与顶层设计和引脚分配，对其进行编译仿真，并下载到实验板上实际验证，通过本设计锻炼了计算机应用能力、VHDL语言的编程能力和Quartus II 的使用能力，此次设计圆满完成了用VHDL语言设计1/1000秒数字秒表并仿真和实际下载到ALTERA公司的ACEX1K系列的EP1K30TC144-3中实现。
关键词：EDA、Quartus II、VHDL、模块、仿真、ACEX1K
Abstract
The electronic system design is moving speed, large capacity, small volume, light weight, energy saving direction. The trend of rapid development of determinant is the use of modern EDA design tools. This course is designed to determine the logic function of the system, establish the algorithm process, selection of circuit structure and circuit design, and then determine the desired data processing and control module, in the Quartus II to very high speed hardware description language VHDL as the system logical description method for completing the digital stopwatch desired frequency module, decimal counting control module, base six counting control module with top design and pin assignment, the compiled simulation, and downloaded to the experiments on actual test and verify, through the design of exercise ability of computer application and VHDL programming language and Quartus II using capability, the design was completed by VHDL language design 1\/1000 seconds stopwatch and simulation and the actual download to ALTERA company's ACEX1K series EP1K30TC144-3 implementation.
EDA课程设计报告数字电子钟
数字钟
一、【课题要求】
1.设计一个能显示1/10秒、秒、分、时的12小时数字钟。
2.熟练掌握各种计数器的使用。
3.能用计数器构成十进制、六十进制、十二进制等所需进制的计数器。
4.能用低位的进位输出构成高位的计数脉冲。
<注意>
1、时钟源使用频率为0.1HZ的连续脉冲。
2、设置两个按钮，一个供“开始”及“停止”使用，一个供系统“复位”用。
3、时钟显示使用数码管显示。
4、“时显示”部分注意12点后显示1点。
5、注意各部分的关系，由低位到高位逐级设计、调试。
二、【分析与设计】
数字钟是计数器的综合应用，数字钟由十分之一秒、秒钟、分钟、时钟组成，十分之一秒由十进制计数器74160组成，秒钟由六十进制计数器构成，分钟由六十进制计数器，时钟由十二进制计数器构成。
该数字钟程序的底层文件主要有六进制计数器模块、六十进制计数器模块和十二进制模块，对各模块进行封装，供顶层文件调用，各模块有VHDL文本设计及原理图设计。
输入端clk是连续脉冲，clrn是高电平系统复位，en是高电平使能端，输出端是十分之一秒位、秒钟个位、秒钟十位、分钟个位、分钟十位、时钟个位、时钟十位，最后由7个数码管显示各位的值。
该数字钟程序的底层文件主要有六进制计数器模块、六十进制计数器模块和十二进制模块，
对各模块进行封装，供顶层文件调用，各模块有VHDL 文本设计及原理图设计。
程序框图：
十分之一秒 秒钟 分钟 小时
三、【程序代码及原理图】 1、六进制计数器
VHDL 代码：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cout6 IS
EDA秒表设计 实验报告
EDA课程设计报告
——基于VHDL语言的秒表设计
课程名称：EDA技术
院系：地球物理及信息工程学院
专业班级：电子信息工程08级2班
学生姓名：
学号：
指导老师：
完成时间：2011年5月18日
秒表设计
一. 设计要求
利用EDA实验箱，通过VHDL语言进行编程，设计一个简单的秒表，并用EDA实验箱进行实现，具体设计要求如下：
（1）有使能、暂停、继续、秒表计数功能；
（2）带有异步复位功能；
（3）显示分、秒信息，若需要，显示秒表信息。
二. 设计的作用、目的
在本次设计中，可以简单的了解EDA技术的应用以及VHDL语言编写的方法。通过设计一个秒表，可以掌握用VHDL设计多位加法计数器的方法，尤其是调整时钟使得每过一秒就改变一个数，达到设计的要求。
三. 设计的具体实现
1.系统概述
本次系统设计主要分三个部分，一是通过VHDL语言设计一个八位的加法计数器，来实现秒表的计时功能；二是通过调整时钟使秒表计数为每秒改变一个数；三是加入一些控制按键，实现使能、暂停、继续等功能。
2.程序具体设计
秒表显示共有6位，两位显示分，两位显示秒，十分秒和百分秒各一位。设计时使用一个计数器，随着时钟上升沿的到来循
环计数，每计数一次，百分秒位加一，通过百分秒位满十进位来控制十分位的计数，十分位满十进位，依次类推，实现秒表计数。为实现秒位的计时精确，百秒位必须以0.01秒的时间间隔计数，即时钟的频率是100Hz。为此，本设计采用3MHz的时钟频率通过分频得到100Hz的时钟频率，再送给控制时钟以得到比较精确的CLK信号。具体程序设计见附录。
EDA课程设计：数字秒表的设计
EDA 课程设计报告
——数字秒表的设计
指导老师：
时间：组员：
一、设计流程
1. 文本编辑：
用Active-HDL的编译环境进行编写源代码，编译通过后，保存为.hdl文件
格式。
2. 功能仿真：
将文件调入Active-HDL仿真环境里进行功能仿真，检查逻辑功能是否正确。
3. 逻辑综合与物理实现：
将源代码调入ISE软件中，逻辑综合，管脚分配，下载到FPGA板上调试物理实现。
二、设计规划
本系统设计采用自顶向下的设计方案，系统的整体组装设计原理图如图1
所示，它主要由控制模块、时基分频模块，计时模块和显示模块四部分组成。各模块分别完成计时过程的控制功能、计时功能与显示功能。
图1系统组成框图
三、各模块的原理及其程序
本系统设计由控制模块、时基分频模块，计时模块和显示模块四部分组成。各模块实现秒表不同的功能。
1、控制模块
计时模块的作用是针对计时过程进行控制。计时控制模块可用俩个按钮来完
成秒表的启动、停止和复位。
部分源程序：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CTRL IS
PORT( CLR,CLK,SP:IN STD_LOGIC;
EN :OUT STD_LOGIC);
COM:PROCESS(SP,CURRENT_STATE)
BEGIN
END IF;
END PROCESS;
END BEHAVE;
2、时基分频模块
时基分频模块的作用把输入时钟信号变为分频输出信号。部分源程序：
LIBRARY IEEE;
基于EDA技术的数字秒表的设计.EDA课程设计
EDA 课程设计报告书
课题名称 基于VHDL 语言的数字秒表的设计
姓 名
胡杨
学 号 0812201-40 院 系 物理与电信工程系 专 业 电子信息工程 指导教师
周来秀 讲师
2011年 6月10日
※※※※※※※※※ ※※ ※※ ※
※
※※※※※※※※※
2008级学生 EDA 课程设计
基于VHDL语言的数字秒表的设计
胡杨
（湖南城市学院物理与电信工程系电子信息工程专业,益阳,413000）
1设计目的
（1）熟悉简单的VHDL程序。
（2）掌握相关的EDA知识。
（3）了解数字秒表的设计原理。
（4）熟悉掌握程序设计思路及运用VHDL语言控制。
（5）熟悉QuartusⅡ5.0软件的使用方法。
2设计的主要内容和要求
要求设计一个简易的数字秒表，最低能精确显示到百分之一秒，最大显示到59分59.99秒。采用数码管作为显示屏。同时要求秒表具有暂停功能和计时暂停以及停止等秒表的基本功能
首先，熟悉设计任务，查看相关资料。然后，在理解程序的基础上自行编写代码。之后，调试程序并软件仿真。最后，在设计基础上，认真分析设计结果，撰写设计报告。
3 整体设计方案
3.1秒表系统的设计模块
秒表共有三个模块：分频模块、计时模块和显示模块。分频模块，只提供了40 MHz和22 MHz的时钟信号，而秒表设计中要用到100 Hz的时钟作为基本时钟来产生0.01秒的精确度。所以分频的任务就是从40 MHz（或22 MHz）的系统时钟信号中产生出100 Hz的时钟信号作为计时模块的基本时钟。计时模块，这部分事秒表的最重要的部分。由0.01秒到1秒进位事100进制的，而由秒到分和由分到时的进制是60进制的，秒表计时系统可以由一个100进制计数器和两
数字秒表设计EDA课设报告
数字秒表设计EDA课设报告
概述
本课设要求设计一款加减计时秒表，需要实现的功能如下： - 显示秒表计时的
数字； - 点击“开始”按钮开始计时； - 点击“停止”按钮停止计时； - 点击“复位”按钮
清零计时； - 点击“加号”和“减号”按钮可以每次增加或减少1秒计时。
为了完成上述功能，我们选择EDA软件进行仿真和布图设计。
设计思路
我们首先需要构思秒表的实现流程，考虑到需要实时更新读取的数据，所以我
们选择使用FPGA芯片作为逻辑控制基础。FPGA芯片是可编程逻辑芯片，可以对
逻辑电路进行可编程配置，实现各种功能，如：加法器、减法器、触发器等。
整体设计思路
我们将秒表的设计思路划分为以下步骤： 1. 使用时钟信号，设置计时寄存器和
数码管显示寄存器； 2. 配合开始、停止两个开关控制开始和停止计时； 3. 设置加
减计时器，在每次计时加减操作时使用； 4. 清零操作使用复位开关实现。
时钟信号和计时寄存器
时钟信号可以使用EDA软件自带的时钟模块实现，设置计时寄存器用于记录
加减后的计时结果。这部分主要有以下几个步骤： - 外部时钟进入FPGA芯片中；
- 引出一个指定频率的时钟信号； - 将时钟信号连接到计时寄存器的时钟端； - 计
时寄存器向外部输出计时结果。
开始、停止控制实现
开始、停止控制实现需要引入开关电路，可以使用EDA软件预设的开关模块。我们可以将开关模块与数码管显示寄存器和计时寄存器进行连接，参考以下步骤进行实现： - 设计电路，将“开始”和“停止”两个开关用于控制计时器寄存器的启动和
停止； - 将时钟信号连接到开关电路中，作为同步信号； - 将开关电路输出的信号
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
北华航天工业学院
《EDA技术综合设计》
课程设计报告
报告题目：数字秒表设计
作者所在系部：电子工程系
作者所在专业：自动化
作者所在班级： B08221
作者姓名：赵天娇
指导教师姓名：崔瑞雪
完成时间： 2010年12月1日
内容摘要
EDA技术是电子设计技术和电子制造技术的核心，目前，电子系统的EDA 技术正从主要着眼于数字逻辑向模拟电路和数模混合电路的方向发展。
本设计主要内容是数字逻辑电路——数字秒表，数字秒表在日常生活中有广泛的用途，秒表的逻辑结构较简单，它主要由显示译码器、十进制计数器、六进制计数器和报警器组成。四个10进制计数器：用来分别对百分之一秒、十分之一秒、秒和分进行计数；两个6进制计数器：用来分别对十秒和十分进行计数；显示译码器：完成对显示的控制。根据电路持点，用层次设计概念将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口,然后再将各模块合起来联试。
通过MAX+plusⅡ软件，对上述模块设计，仿真无误后，设计顶层文件，仿真无误后，下载到主芯片EPF10K10LC84-4中，按适配划分后的管脚定位，同相关功能块硬件电路接口连线，进行硬件实验。
EPF10K10LC84-4是Altera公司生产的FLEX10K系列可编程逻辑器件。主要采用了嵌入式阵列，容量高达百万门，为可重复配置的CMOS SRAM工艺，系统工作过程中可随时改变配置，有利于现场编程，完成秒表设计的修改于完善。
关键词
EDA、可编程逻辑器件、计数器、显示器
目录（字体？）
一、概述 (1)
二、实验目的 (1)
三、单元模块设计 (1)
1十进制计数器 (1)
2．六进制计数器 (2)
3．时间数据分时扫描模块 (3)
4．显示译码模块 (4)
5．报警电路模块 (6)
四、顶层文件原理图 (7)
五、硬件要求 (8)
六、实验连线 (8)
七、实验总结 (8)
八、心得体会 (9)
九、参考文献 (10)
课程设计任务书
一、概述
秒表的逻辑结构较简单，它主要由显示译码器、分频器、十进制计数器、六进制计数器和报警器组成。秒表共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便于和显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声。
除此之外，整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动。
二、实验目的（看课设报告模板）
1．掌握多位计数器相连的设计方法
2．掌握十进制、六进制计数器的设计方法
3．巩固多位共阴极扫描显示数码管的驱动及编码
4．掌握扬声器的驱动
5. 掌握EDA技术的层次化设计方法
三、单元模块设计
1.十进制计数器（count10.vhd）
四个10进制计数器：用来分别对百分之一秒、十分之一秒、秒和分进行计数，其程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity count10 is
port(
clr,start,clk:in std_logic;
cout:out std_logic;
daout:buffer std_logic_vector(3 downto 0));
end count10;
architecture behave of count10 is
begin
process(clr,start,clk)
begin
if clr='1' then daout<="0000";cout<='0';
elsif ( clk'event and clk='1') then
if start='1' then
if daout="1001" then daout<="0000";cout<='1';
else daout<=daout+1;cout<='0';
end if;
end if;
end if;
end process;
end behave;
对程序进行编译仿真后，仿真结果如下图：
2．六进制计数器(count6.vhd)
两个6进制计数器：用来分别对十秒和十分进行计数，其程序如下：library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity count6 is
port(
clr,start,clk:in std_logic;
cout:out std_logic;
daout:buffer std_logic_vector(3 downto 0));
end count6;
architecture behave of count6 is
begin
process(clr,start,clk)
begin
if clr='1' then daout<="0000";cout<='0';
elsif ( clk'event and clk='1') then
if start='1' then
if daout="0101" then daout<="0000";cout<='1';
else daout<=daout+1;cout<='0';