微机接口技术-第4章

VCC
S
D
浮栅
-
行线
P+
+++
P-
N衬底 位线
当浮栅上无电荷时，D、S 间不导通，位线
输出为1。
18
四、典型芯片 2732（4 K X 8）
19
2732A的方式选择
引脚 方式
CE L
OE/vpp L H X VPP
VCC +5V +5V +5V +5V +5V +5V
O0—O7 输出 高阻 高阻 输入 高阻 输出
第四章
§1 半导体存储器
一、概述 1 微机中的内存储器和外存储器 存储器用来存放程序和数据
存储器
1） 内存储器（亦称主存储器） ◆ 存取速度和CPU处理速度相当； ◆ 存储器容量受到地址总线的限制； ◆ CPU可通过三总线（地址、数据、控制）直Leabharlann Baidu对它进行访问； ◆ 主要采用半导体存储器。 2） 外存储器（亦称辅助存储器） ◆ 存取速度比CPU处理速度慢； ◆ 存储器容量不受地址总线的限制； ◆ CPU必须通过专用的I/O接口进行访问； ◆ 主要采用光、磁介质存储器。
2
3 存储器的主要技术指标
1）存储容量 指存储器能够记忆的信息总量，它常用存储有多少个存储单元，每 个存储单元又有多少个二进制位来表示，也就是说存储容量由二部分 组成：
存储容量 = 存储单元数 * 每单元位数
如： 256 * 4 4096 * 8 （4K * 8） 1024 * 4 （1K * 4） 65536 * 8 （64K * 8）
CPU 8086
奇地址 （高字节） 存储体 偶地址 （低字节） 存储体
BHE
D15~D0 D15~D8
A0
D7~D0
32
2、 32位PC机的内存组织
FFFFFFFFH FFFFFFFBH FFFFFFFEH FFFFFFFAH FFFFFFFDH FFFFFFF9H FFFFFFFCH FFFFFFF8H
27
§6 微机系统中存储器的体系结构
一、 层次化总体结构
CPU 寄存器组
片内 Cache
CPU芯片中
片外
主机系统中 内部存储器（DRAM，SRAM） 外部设备 辅助存储器（软盘、硬盘、光盘）
28
二、 内存的分区结构
1、 内存容量与地址总线的关系 1）8086CPU最大内存容量 = 1 MB 地址总线位数 = 20 2）80386/80486/Pentium最大内存容量 = 4 GB 地址总线位数 = 32 3）Pentium Pro最大内存容量 = 64 GB
5 16 22 26 16 -
6 4 22 26 16 4 -
7 16 22 26 16 4 -
8 18 22 26 16 4 18 -
操作状态
调进
调进 命中 命中 调进 调进 命中 调进
41
2 直接映象
Cache字块数为：C=2c
主存字块数为：M=2m
映射关系式：i=j mod C 或 i=j mod 2c
§3 动态RAM（DRAM）
一、 动态RAM存储单元电路 4 管DRAM
ED Q7 ED Q8
预充信号
选择线
Q5 Q1 Q2
Q6
ES ES ES
9
3 管DRAM
预充信号
Q4
读选择线
Q3
Q1
Q2
ES
ES
写选择线
CD
写数据线 读数据线
10
单管DRAM
行选择信号 Q C 刷新放大器
列选择信号 数据输入/输出线
24243030 6F7292FF
共128个单元
21000031
20FEF8
E3013131 . .
13F674
Cache
22X128=2816 32X128=4096
10247560
000000
40
访问顺序 地址 块分配情况
1 22 22 -
2 26 22 26 -
3 22 22 26 -
4 26 22 26 -
存储体3 （最高字节）
7 3 6 2
存储体2 （次高字节）
5 1
存储体1 （次低字节）
4 0
存储体0 （最低字节）
A31~A2 D31~D24 D23~D16 D15~D8 D7~D0
BE3
BE2
BE1
BE0
33
高速缓存技术
一、高速缓存技术
SRAM
高速缓存
DRAM
CPU
高速缓存控制器
主存
高速缓存系统
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1 Cache和主存间的映射方式 1） 命中、不命中、命中率 • Cache命中（hit） – CPU欲访问的数据已在缓存中，即可直接访问Cache • Cache不命中（miss） – CPU欲访问的数据不在Cache内，此时需将该数所在的主存整个子 块一次调入Cache • 命中率是指CPU要访问的信息已在Cache内的比率。通常用命中率来衡 量Cache的效率 2) Cache效率
译 码 电 路
A19--12 A11 A0 A11
2732
A0 CS
A11
2732
A0 CS
A11
2732
A0 CS
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数据总线
3 部分译码法 地址线高位进行译码产生片选信号时，有的地址线未参加译码，这些地址 线在需要时可直接与芯片片选信号相连，以对芯片进行线选。 部分译码法常用的典型译码器为74LSl38(或Intel8205)，即3—8译码器。它 有3个输入端，3个控制端及8个输出端。
37
3 Cache的写操作
• 防止数据过时的一致性问题 – 总线监视 cache控制器监视地址总线，如有写入地址块在cache中，使其 无效 – 硬件监视 外加硬件电路监视已经映像到cache中的主存块。 – 局部禁止高速缓存法 主存中一块特殊区域，该区域中内容不能取到cache中。 – Cache清除法 cache已更新数据写回主存时，清除cache中所有数据。
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设主存为16M，Cache为128个区块，每块4个字节。
主存 32位 地址 31 24 23 区块地址 2 1 0 块内字节地址
DRAM/Cache选择
24位=16M DRAM
16M DRAM 00100010 FFFFFC FFE24C EF526C
指向主存的块号 22位区块地址 0000000 FFE24C 20FEF8 FFFFFC . . EF526C 13F674 2816位SRAM 4字节数据块 10247560 24243030 21000031 00100010 . . 6F7292FF E3013131 4096位SRAM
数 据 寄 存 器
DB
控制电路
RD WR CS
4
§2 静态RAM（SRAM）
一、 静态RAM存储单元电路
5
静态RAM的特点： 1）只要电源接通所存储的信息就不会丢失； 2）不要刷新电路； 3）容量较动态RAM为小。
二、典型芯片 6116（2K× 8）
6
6116的运行方式
7
三、SRAM的连接
8
A11
2732
A0 CS
A11
2732
A0 CS
数据总线
23
2 全译码法 N条低位地址线接存贮器芯片的地址端，进行片内存贮单元寻址；CPU地址总 线中剩下的高位地址线全部接往地址译码器的输入端，译码后作为各芯片的 片选信号，实现对存贮芯片的片选。 特点： a) 需用译码器，电路复杂，应用于存贮芯片较多时 b) 地址空间连续
11
动态RAM的特点： 1）每隔大约2ms必须对数据进行刷新，否则所存储的信息 就会丢失； 2）要有刷新电路； 3）容量较静态RAM为大。 DRAM控制器： 1）时序功能； 2）地址处理功能； 3）仲裁功能。
12
二、典型芯片
2164（64K × 1）
13
8203 动态RAM控制器
14
8203 和2164的连接
Cache
字块0 字块1 …
主存储器 字块0 字块1 …
字块2c-1
字块2c-1
字块2c 字块2c+1
缓存块号i 主存块号j
… 字块2c+1-1 字块2c+1 …
访问主存取出 信息送CPU
将新的主存块 调入Cache中
执行替换算 法腾出空位
结束
36
3 Cache的写操作
• 防止数据丢失的一致性问题（命中时） – 写直达法（Write-through、Store-though） 每次写入Cache的同时，也写入主存。 – 写回法（Write-back）： 执行写操作时，信息只写入Cache； 当Cache块被替换时，先将该块内容写回主存，然后再调入新页。
–
缓冲通写式： 信息只写入主存，主存和Cache之间有一个缓冲器
• •
不命中：被修改的单元根本不在Cache内，此时写操作只能对主存进行 比较 – 写回法的开销是在块替换时的回写时间，而写直达法则在每次写入 时，都要附加一个比写Cache长得多的写主存时间。 – 写直达法的开销大一些，但其一致性保持的要好一些。
地址总线位数 = 36
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2、 PC机的内存组织
1）基本内存区 00000~9FFFFH 共640K
2）高端内存区 A0000H~FFFFFH 共384K A0000H~BFFFFH 对应显卡 上的VRAM C0000H~DFFFFH用做显卡 驱动、网卡缓冲区、硬 盘控制器缓冲等。 E0000H~EFFFFH为保留区 F0000H~FFFFFH为系统的BIOS
Cache的容量和块长是影响Cache效率的重要因素。 Cache容量越大，命中率越高。 – Cahce容量达到一定值时，命中率不会因容量的增大而明显提高 – Cache容量大，成本增加
35
2 Cache的读数操作流程
开始
CPU发出访存地址
Y
命 中?
N Y Cache满? N
访问Cache取 出信息送CPU
读
输出禁止 L 待用 编程 编程 禁止 检验 H L H
VPP VPP
待用: 在待用方式下工作电流从125mA降为35mA。 编程：在数据地址稳定后，/CE端加入宽度为50ms的脉冲。
20
§4 存储器与CPU的连接
一、连接时要考虑的问题 1 总线的负载能力； 2 CPU与存储器的速度配合； 3 存储器容量、地址的分配和片选； 4 数据线和控制线的连接。
RAS0
15
§3 只读存储器(ROM)
一、掩膜ROM基本原理 数据
1010
1101
0101
0110
16
二、PROM基本原理
字选线 VCC
每一位三级管的发射极上串 接一个熔丝，把字选线和位 线连通（表示0），编程时加 入大电流把熔丝烧断（表示 1）。
熔丝
位线
17
三、EPROM基本原理 可多次编程，紫外线可檫除。
25
26
存储器芯片的地址范围为： EPROM1：F8000H----F8FFFH EPROM2：F9000H----F9FFFH EPROM3：FA000H---FAFFFH EPROM4：FB000H---FBFFFH SRAM1 ： FC000H---FC7FFH SRAM2 ： FC800H---FCFFFH SRAM3 ： FD000H---FD7FFH SRAM4 ： FD800H---FDFFFH
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二、高速缓存的组织方式
1 全相联映像
cache
m=t+c位
主存 第0块 第1块
标记
标记
第0块 第1块 … 第 2c-1 块 第 2m- 1 块 …
标记
主存地址
主存字块标记 m=t+c位
字块内地址 b位
•Cache“标记位”增多，比较位数增加；而且访问Cache时需要和Cache的全部 “标记”进行比较，才能判断出所访问的主存地址的内容是否已在Cache内。
2）访问时间 指存储器接收到稳定的地址信号到完成操作的时间，主要与制作工 艺有关。存储器的工作速度越高，存取时间就越短。 3）功耗 功耗和速度成正比。
3
4 半导体存储器的组成
内部组成一般可分为存储体、地址译码器、读写控制电路三大部分。
AB
地 址 码 寄 存 器
地 址 译 码 器
存储体
读 写 电 路
1
2 半导体存储器的分类
双极型 读/写存储器 RAM
速度快、功耗高、容量小 静态 MOS
动态
掩膜ROM 半 导 体 存 储 器 厂家一次写入数据 PROM EPROM 用户可多次写入数据
只读存储器 ROM
用户可一次写入数据
E2PROM
快闪存储器 Flash Memory 断电长期保存，快擦，多次重 复擦/写
二、存储器地址的分配 1 线选法 线选法即直接将地址线高位接往某存贮芯片的片选端，低位地址 接芯片内地址线 线选法的特点： a) 线路简单，可用于较小的微机系统中 b) 不能充分利用系统的存贮器空间，地址空间不连续，给编程 带来了一定的困难
22
A12 A11 A0
A13
A14
A11
2732
A0 CS
扩展内存区
100000H
高端内存区
A0000H
｝
384K
扩充 内存 区
基本内存区
3）扩展内存区 100000H开始，对于32位地址可以 00000H 直到FFFFFFFFH。
30
XP显卡的内存地址
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三、 16位和32位微机系统的内存组织
1、 16位PC机的内存组织
A19~A1 A0 BHE
地址 锁存器