数字电路实验芯片引脚图
STM32芯片引脚图（4幅）
STM32芯⽚引脚图（4幅）
Pinouts and pin descriptions STM32F103xC, STM32F103xD, STM32F103xE
26/123 Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE
Pinouts and pin descriptions
Doc ID 14611 Rev 727/123
Figure 6.
STM32F103xC and STM32F103xE performance line LQFP100 pinout
100999897969594939291908988878685848382818079787776
12345678910111213141516171819202122232425
75747372717069686766656463626160595857565554535251VDD_2 VSS_2 NC P A 13 P A 12 P A 11 P A 10 P A 9 P A 8 PC9 PC8 PC7 PC6 PD15 PD14 PD13 PD12 PD11 PD10 PD9 PD8 PB15 PB14 PB13 PB12
P A 3V S S _4V D D _4P A 4P A 5P A 6P A 7P C 4P C 5P B 0P B 1P B 2P E 7P E 8P E 9P E 10P E 11P E 12P E 13P E 14P E 15P B 10P B 11V S S _1V D D _1V D D _3 V S S _3 P E 1 P E 0 P B 9 P B 8 B O O T 0 P B 7 P B 6 P B 5 P B 4 P B 3 P D 7 P D 6 P D 5 P D 4 P D 3 P D 2 P D 1 P D 0 P C 12 P C 11 P C 10 P A 15 P A 14
芯片引脚图
9
16 15 14 13 12 11 10
9
A0 B0
VCC 2S’ A0 2D3 2D2 2D1 2D0 2Q 74LS153 （双4选1数据选择器） 1S’ A1 1D3 1D2 1D1 1D0 1Q GND
74LS85（比较器） B3 IA<B IA=B IA>B YA>B YA=B YA<B GND 1 2 3 4 5 6 7 8
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14
VCC 74LS00
13
12 11
10
9
8
GND 1 16 15 14 13 12 11 10 VCC D4 9 2 3 4 5 6 7
14
13
12 11
10
9
8
D5 D6 D7 A0 A1 A2
VCC
74LS08
74LS151（8选1数据选择器） D3 D2 D1 D0 Y W ST’ GND
VCC B3 A3 S3 A4 B4 S4 Cout
74LS283（加法器） S2 B2 A2 S1 A1 B1 1 2 3 4 5 6 Cin GND 7 8
A0 1
A1 A2 S3’ S2’ S1 Y7’ GND 2 3 4 5 6 7 8
16 15 14 13 12 11 10 VCC A3 B2 A2 A1 B1
1
常用集成电路、元件引脚示意图
常用集成电路、元件引脚
74LS164功能表
74LS192功能表
74LS373功能表
`
单向可控硅MCR100-6
双向可控硅AC100A6
OUT 三端固定稳压器78LXX 、79LXX 三端可调稳压器LM317/337
9000系列晶体三极管（常见封装）
EDA实验电路结构图及芯片引脚对应表
+
实验电路结构图及芯片引脚对应表
NO.0
实验电路结构图
HEX
PIO2PIO3PIO4PIO5PIO7PIO6D1
D2
D3
D4
D5
D6
D7
D8
D16
D15
D14
D13
D12
D11
数码1
数码2
数码3
数码4
数码5
数码6
数码7
数码8
S P E A K E R
扬声器
译码器译码器译码器译码器译码器译码器译码器译码器
FPGA/CPLD PIO15-PIO12
PIO11-PIO8PIO7--PIO2HEX 键1
键2
键3键4键5键6键7键8PIO47-PIO44
PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16目标芯片
附图2-2 实验电路结构图NO.0
附图2-3 实验电路结构图NO.1
附图2-4 实验电路结构图NO.2
ʵÑéµç·½á¹¹Í¼
NO.3
ÒëÂëÆ÷
ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷ÒëÂëÆ÷D9
D16D15D14D13D12D11D10
D8D7D6D5D4D3D2D1PIO8
PIO9
PIO10
PIO11
PIO12
PIO13
PIO14
PIO15
S P E A K E R
ÑïÉùÆ÷
1
2
3
4
5
6
7
8
Ä¿±êоƬFPGA/CPLD PIO0
PIO1PIO2PIO3PIO4PIO5PIO6PIO7¼ü1
¼ü2¼ü3¼ü4¼ü5¼ü6¼ü7¼ü8PIO15-PIO8PIO47-PIO44
PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16
数电实验 元器件引脚
第三章附录
集成逻辑门电路新、旧图形符号对照
集成触发器新、旧图形符号对照
部分集成电路引脚排列
一、74LS系列
74LS00四2输入与非门 74LS86四2输入异或门
74LS03四2输入OC与非门 74LS32四2输入或门
74LS04六反相器 74LS08四2输入与门
74LS20双4输入与非门 74LS54
74LS74 74LS02
74LS90 74LS112
74LS125 74LS138
74LS151 74LS153
74LS175 74LS192
74LS193 74LS194
DAC0832 ADC0809
uA741运算放大器 555时基电路
74LS161 74LS148
74LS30 74LS244
二、CC4000系列
CC4001四2输入或非门 CC4011四2输入与非门
CC4012双4输入与非门 CC4030四异或门
CC4071四2输入或门 CC4081四2输入与门
CC4069六反相器 CC40106六施密特触发器
CC4027 CC4028
CC4013 CC4042
CC4068 CC4020
CC4017 CC4022
CC4082 CC4085
CC4086 CC4093施密特触发器
双时钟BCD可预置数CC14528（CC4098）十进制同步加/减计数器
CC4024
CC7107 CC40194
CC14433
三、CC4500系列
CC4511 CC4514
CC14516
CC4518 CC4553
CC14512 CC14539
MC1413（ULN2003） CC3130 七路NPN达林顿列阵
MC1403 CC4068
常用数字集成电路引脚图
常用数字集成电路引脚图
常用数字集成电路引脚图
74LS253
1S
A 11D 3GND V 12
3
4
5
6
7
15
13
12
11
10
9
8
16
14
1Q 1D 21D 11D 02S A 02D 32Q 2D 22D 12D 0RBI 74LS47
B
GND
V 123
4
5
6
715
13
12
11
10
9
816
14
C
D
A
f g a b c d e LT RBO /BI C C CC
74L
S112
G N
D
1
234567
151********
8
1614
1K1Q
1C P
d
R1
d
S1Q1
1J
2K
2C P2Q
d
R2d S2
Q2
2J 1D1C P
74L S74
G N D
567
1312111098
14
1Q
d
R1
d
S1Q1
2D2C P2Q
d
R2
d
S2Q2
1234
V
C C
V
C C
74LS51双与或非门74LS112双J-K下降沿触发器
74LS126 三态缓冲器
============================
1A121A241A361A482A1112A2
132A3152A4171Y1181Y2161Y3141Y4122Y192Y272Y352Y4
3
1G 12G
19
74LS244A02A13A24A35A46A57A68A79B018B117B216B315B414B513B612B7
11
E 19DIR
1
74LS245D13Q12D24Q25D37Q36D48Q49D513Q512D614Q615D717Q716D818Q8
19
CLK 11CLR
1
74LS273D03Q02D14Q15D27Q26D38Q39D413Q412D514Q515D617Q616D718Q7
芯片引脚图
Vcc 6A 6Y 5A 5Y 4A 4Y六非门74LS04
┌┴─┴─┴─┴─┴─┴─┴┐ 六非门(OC门) 74LS05
_ │14 13 12 11 10 9 8│ 六非门(OC高压输出) 74LS06
Y = A）│
│ 1 2 3 4 5 6 7│
└┬─┬─┬─┬─┬─┬─┬┘
1A 1Y 2A 2Y 3A 3Y GND
驱动器:
Vcc 6A 6Y 5A 5Y 4A 4Y
┌┴─┴─┴─┴─┴─┴─┴┐
│14 13 12 11 10 9 8│
Y = A）│ 六驱动器(OC高压输出) 74LS07 │ 1 2 3 4 5 6 7│
└┬─┬─┬─┬─┬─┬─┬┘
1A 1Y 2A 2Y 3A 3Y GND
Vcc -4C 4A 4Y -3C 3A 3Y
┌┴─┴─┴─┴─┴─┴─┴┐
_ │14 13 12 11 10 9 8│
Y =A+C ）│ 四总线三态门74LS125
│ 1 2 3 4 5 6 7│
└┬─┬─┬─┬─┬─┬─┬┘
-1C 1A 1Y -2C 2A 2Y GND
Vcc -G B1 B2 B3 B4 B8 B6 B7 B8
┌┴─┴─┴─┴─┴─┴─┴─┴─┴─┴┐8位总线驱动器74LS245
│20 19 18 17 16 15 14 13 12 11│
）│DIR=1A=>B
│ 1 2 3 4 5 6 7 8 9 10│DIR=0B=>A
└┬─┬─┬─┬─┬─┬─┬─┬─┬─┬┘
DIR A1 A2 A3 A4 A5 A6 A7 A8 GND
页首非门,驱动器与门,与非门或门,或非门异或门,比较器译码器寄存器正逻辑与门,与非门:
数电实验中用到的芯片引脚图
74LS00 四2 输入与非门
74LS04 六反相器
74LS08 四2输入与门
74LS20 双4输入与非门
74LS54 四2-3-3-2输入与或非门
74LS74 双D触发器
74LS86 四2输入异或门
74LS112 双JK触发器
74LS151 8选1数据选择器(互补输出)
74LS153 双4选1数据选择器/多路选择器
74LS138 3-8线译码器/多路转换器74LS192 同步可逆计数器(bcd,二进制)
74LS194 四位双向通用移位寄存器
CD4001 四2输入或非门
CC4511 4-7 段锁存译码器/驱动器
DAC0832 D/A转换器
ADC0809 A/D转换器
μA741 运算放大器
芯片引脚图
A、B输入端，Y输出。所有V cc均为接电源，所有GND接地。
2、74LS20四输入端双与非门
A、B、C、D输入，Y输出，NC为空。
A、B输入，Y输出
4、74LS04六反相器
A输入，Y输出
5、74LS74双D触发器
功能表
6、74LS112双J—K触发器
功能表
7、74LS161四位二进制同步计数器
引出端符号：
PCO 进位输出端
CLOCK 时钟输入端（上升沿有效）
CLEAR 异步清除输入端（低电平有效）ENP 计数控制端
ENT 计数控制端
ABCD 并行数据输入端
LOAD 同步并行置入控制端（低电平有效）QA－QD 输出端
功能表
8、74LS151 8选1数据选择器
引出端符号：
A、B、C 选择输入端
D0～D7 数据输入端
STROBE 选通输入端（低电平有效）W 反码数据输出端
Y 数据输出端
功能表
数字电路实验芯片引脚图
数字电路实验芯片引脚图数字电路实验一、芯片引脚图
真值表：
二、组合逻辑电路实验设计题
1．举重比赛有3个裁判，一个主裁判A和两个辅裁判B和C，杠铃完全举上的裁决由每个裁判按下自己的按键来决定。当3个裁判判为成功或两个裁判（其中一个为主裁判）判为成功则成功绿色指示灯亮，否则红色指示灯亮。试用74LS151设计此逻辑电路。
2．设输入数据为4位二进制数，当该数据能被3整除时绿色指示灯亮，否则红色指示灯亮。试用74LS151设计此逻辑电路。
3．设输入数据为4位二进制数，当该数据能被5整除时绿色指示灯亮，否则红色指示灯亮。试用74LS151设计此逻辑电路。
4．试设计一个四人表决器，当四个人中有3个人或4个人赞成时绿灯亮表示建议被通过，否则红灯亮表示建议被否决。试用74LS151设计此逻辑电路。
5．设输入数据为4位二进制数，设计由此二进制数决定的偶校验逻辑电路，即当此二进制数中有偶数个1时绿色指示灯亮，否则红色
指示灯亮。试用74LS151设计此逻辑电路。。
6．某楼道内住着A、B、C、D 四户人家，楼道顶上有一盏路灯。请设计一个控制电路，要求A、B、C、D 都能在自己的家中独立地控制这盏路灯。试用74LS151设计此逻辑电路。
7．用74LS151实现一个函数发生器，其功能是：当S1S0=00时，Y=AB；当S1S0=01时，Y=A+B；当S1S0=10时，Y=A B；当S1S0=11时，Y=。试用74LS151设计此逻辑电路。
8．试用两片74LS151实现16选1数据选择器。
三、时序逻辑电路实验设计题
数电课程设计元件引脚图
CD4069
7可预设ＢＣＤ上/下数控制器
CD4510 是一组可预设BCD 上/下数计数器、其功能与用法与CD4029 几乎相同。其差异点如下：1.只有BCD 计数功能，故无B/D（二进制/十进制）控制脚。
2.具有清除控制功能，故多了一只清除控制端R。清除端R 在使用上具有最高优先权，及当R=1，则Q 不论其它输入为何，其输出QDQcQBQA 必皆被清除为0，令R=0，正常计数，其接脚图如图1。在CD4029 与CD4510 中，都设有进位输入端Ci
供做串联使用。其功
能：
Ci：进位输入端，当其
为1，则clock 输入都
无效，只有在Ci=0
时，clock 的正缘
触发才能使计数器计
数。
Co：进位输出端，平
常输出都保持在1，只
有在上数计数到9，或下数计数到0 时才会变为0 输出，以作为进位或借位之准备，直到下一个时序信号的正缘输入后才转为1。因此做计数器串联时，需将个位数Ci 接地，而将其Co 接到十位数计数的Ci 中，
如图2 所示
4个队伍，一个主持人，倒计时9秒(555定时器+数码管)，对CD4532产生4个输入信号（开关控制高低电平），进行优先选择，无效则亮无效的灯，否则用数码管输出选择的结果号，
停留一秒，重新刷新时间，答下题。
课题二智力竞赛抢答器逻辑电路设计
一、简述
智力竞赛是一种生动活泼的教育形式和方法，通过抢答和必答两种方式能引起参赛者和观众的极大兴趣，并且能在极短的时间内，使人们增加一些科学知识和生活知识。
实际进行智力竞赛时，一般分为若干组，各组对主持人提出的问题，分必答和抢答两种。必答有时间限制，到时要告警，回答问题正确与否，由主持人判别加分还是减分，成绩
常用芯片引脚图
常用数字集成电路引脚图
74LS253
1S
A 11D 3GND V 12
3
4
5
6
7
15
13
12
11
10
9
8
16
14
1Q 1D 21D 11D 02S A 02D 32Q 2D 22D 12D 0RBI 74LS47
B
GND
V 123
4
5
6
715
13
12
11
10
9
816
14
C
D
A
f g a b c d e LT RBO /BI C C CC
74LS112
GND
1
2
34
56
7
15
13
12
11
10
9
8
16
14
1K
1Q
1CP d R 1d S 1Q 11J
2K
2CP 2Q
d R 2d S 2Q 22J 1D 1CP 74LS74
GND
56
7
13
12
11
10
9
8
14
1
Q
d R 1d
S 1Q 12D 2CP 2Q d
R 2d S 2Q
21
2
3
4
V CC V CC
74LS51双与或非门 74LS112双J-K下降沿触发器
74LS126 三态缓冲器
74LS244
74LS245
74LS273
74LS373
74LS3744040
74LS240
8237
8255
8279ADC
0809
8250
6264
8259
6116
82518253D A C0832
74LS175
74LS148 优先编码器 8 脚为地（GND）板16脚为电源（VCC）
74LS47 七段译码器（共阳驱动）
CD4011（四二输入与非门）
4010 六同相驱动器
4011四2输入与非门
4012二4输入与非门
4042 四D触发器
常用数字集成电路引脚图
常用数字集成电路引脚图
74LS253
1S
A 11D 3GND V 12
3
4
5
6
7
15
13
12
11
10
9
8
16
14
1Q 1D 21D 11D 02S A 02D 32Q 2D 22D 12D 0RBI 74LS47
B
GND
V 123
4
5
6
715
13
12
11
10
9
816
14
C
D
A
f g a b c d e LT RBO /BI C C CC
74L S112
G N D
1234
56
7
15
13
12
11
10
9
816
14
1K
1Q
1C P
d R 1d S 111J
2K
2C P 2Q
d R 2d S 222J 1D 1C P
74L S74
G
N D
56
713
12
11
10
9
8
14
1Q
d
1d
1Q
12D 2C P 2Q d
R 2d S 2Q
21
2
3
4
V
C C V C C
QWE0.
20群文人
74LS51双与或非门74LS112双J-K下降沿触发器
74LS126 三态缓冲器
74LS244
74LS245
74LS27374LS373
74LS3744040
74LS240
8237
8255
8279
ADC0809
8250
6264
82596116
82518253DAC0832
74LS175
74LS148 优先编码器8 脚为地（GND）板16脚为电源（VCC）
74LS47 七段译码器（共阳驱动）
CD4011（四二输入与非门）
4010 六同相驱动器
4011四2输入与非门
4012二4输入与非门
4042 四D触发器
常用数字集成电路引脚图
常用数字集成电路引脚图
74LS253
1S
A 11D 3GND V 12
3
4
5
6
7
15
13
12
11
10
9
8
16
14
1Q 1D 21D 11D 02S A 02D 32Q 2D 22D 12D 0RBI 74LS47
B
GND
V 123
4
5
6
715
13
12
11
10
9
816
14
C
D
A
f g a b c d e LT RBO /BI C C CC
74L S112
G N D
1234
56
7
15
13
12
11
10
9
816
14
1K
1Q
1C P
d R 1d S 111J
2K
2C P 2Q
d R 2d S 222J 1D 1C
P
74L S74
G N
D
56
713
12
11
10
9
8
14
1Q
d 1d
1Q
12D 2C P 2Q d
2d 2Q
21
2
34
V C C V C C
74LS51双与或非门74LS112双J-K下降沿触发器
74LS244
74LS245
74LS27374LS373
74LS3744040
74LS240
8237
8255
8279
ADC0809
8250
6264
82596116
82518253DAC0832
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数字电路实验一、芯片引脚图
二、组合逻辑电路实验设计题
1．举重比赛有3个裁判，一个主裁判A和两个辅裁判B和C，杠铃完全举上的裁决由每个裁判按下自己的按键来决定。当3个裁判判为成功或两个裁判（其中一个为主裁判）判为成功则成功绿色指示灯亮，否则红色指示灯亮。试用74LS151设计此逻辑电路。
2．设输入数据为4位二进制数，当该数据能被3整除时绿色指示灯亮，否则红色指示灯亮。试用74LS151设计此逻辑电路。
3．设输入数据为4位二进制数，当该数据能被5整除时绿色指示灯亮，否则红色指示灯亮。试用74LS151设计此逻辑电路。
4．试设计一个四人表决器，当四个人中有3个人或4个人赞成时绿灯亮表示建议被通过，否则红灯亮表示建议被否决。试用74LS151设计此逻辑电路。
5．设输入数据为4位二进制数，设计由此二进制数决定的偶校验逻辑电路，即当此二进制数中有偶数个1时绿色指示灯亮，否则红色指示灯亮。试用74LS151设计此逻辑电路。。
6．某楼道内住着A、B、C、D 四户人家，楼道顶上有一盏路灯。请设计一个控制电路，要求A、B、C、D 都能在自己的家中独立地控制这盏路灯。试用74LS151设计此逻辑电路。
7．用74LS151实现一个函数发生器，其功能是：当S1S0=00时，Y=AB；当S1S0=01时，Y=A+B；当S1S0=10时，Y=A B；当S1S0=11时，Y=。试用74LS151设计此逻辑电路。
8．试用两片74LS151实现16选1数据选择器。
三、时序逻辑电路实验设计题
1．用十进制计数－译码器CC4017设计一个8盏灯的流水灯电路。
2．用74LS161设计一个12进制的加1计数器。其代码转换图为：0000→0001→0010→…→1011循环。每循环一次产生一个进位脉冲。
3．用74LS161设计一个12进制的加1计数器。其代码转换图为：0100→0101→0110→…→1111循环。每循环一次产生一个进位脉冲。
4．用74LS161设计一个10进制的加1计数器。其代码转换图为：0000→0001→0010→…→1001循环。每循环一次产生一个进位脉冲。
5．用74LS161设计一个12进制的加1计数器。其代码转换图为：0110→0111→1000→…→1111循环。每循环一次产生一个进位脉冲。
6．用74LS161设计一个9进制的加1计数器。其代码转换图为：0000→0001→0010→…→1000循环。每循环一次产生一个进位脉冲。
7．用74LS161设计一个9进制的加1计数器。其代码转换图为：0111→1000→1001→…→1111循环。每循环一次产生一个进位脉冲。
8．用两片74LS161设计一个72进制的加1计数器。其代码转换图为：00000000→00000001→00000010→…→01001000循环。每循环一次产生一个进位脉冲。
9．用两片74LS161设计一个132进制的加1计数器。00000000→00000001→00000010→…→1000100循环。每循环一次产生一个进位脉冲。
10．用两片74LS161设计一个加1计数器。其代码转换图为：00110101→00110110→00110111→…→11111111循环。每循环一次产生一个进位脉冲。
11．用两片74LS161设计一个加1计数器。其代码转换图为：11000110→11000111→11001000→…→11111111循环。每循环一次产生一个进位脉冲。
12．用74LS151和74LS161设计一个序列信号发生器，当输入周期脉冲信号时循环输出
序列信号10110111。
13．用74LS151和74LS161设计一个序列信号发生器，当输入周期脉冲信号时循环输出序列信号1010011。
14．用74LS151和74LS161设计一个序列信号发生器，当输入周期脉冲信号时循环输出序列信号110010。
15．用74LS151和74LS161设计一个序列信号发生器，当输入周期脉冲信号时循环输出序列信号10101。
16．用优先编码器74LS148和同步加1计数器74LS161设计任意进制计数器电路。
17．用优先编码器74LS148和同步加1计数器74LS161设计一个可控分频器。
四、VHDL语言编程
1．文本输入方法的设计
①为设计项目建立文件夹
②编辑源程序并存盘。
③将设计项目设置为工程文件。
④选择目标器件
⑤编译工程文件
⑥时序仿真，将波形文件存盘。
⑦引脚锁定，锁定后重新编译设计项目。
⑧编程下载
⑨实验检测
2．原理图输入方法的设计
①打开原理图编辑器。
②在元件库中将该元件调入原理图编辑器窗口。
③给输入/输出引脚命名
④保存源文件
后续工作与文本输入方法设计中的③～⑨相同。
五、层次化结构的设计
[例9.1.1] 利用例8.1.1（文件名CNT3.VHD）和例8.3.4（文件名DEC38.VHD）设计一个以8个节拍为周期的节拍发生器。顶层源程序见例8.3.7。
操作步骤如下：
步骤1底层设计：3位二进制加1计数器。
①为设计项目建立文件夹：D:\EDA\CNT
②编辑源程序，将源程序命名为cnt3.vhd存盘。
③将设计项目设置为工程文件。
④选择目标器件
⑤编译工程文件
⑥时序仿真，将波形文件存盘。
步骤2底层设计：3～8译码器
①为设计项目建立文件夹：D:\EDA\DEC
②编辑源程序，将源程序命名为dec38.vhd存盘。
③～⑥：与步骤1相同。
注意：底层设计项目不要进行“引脚锁定”和“编程下载”工作。
步骤3顶层设计：节拍发生器
①指定设计项目文件夹为D:\EDA，将文件cnt3.vhd、dec38.vhd复制到文件夹D:\EDA中。
②编辑源程序，将源程序命名为jp8.vhd存盘。
③～⑥：与步骤1相同。
⑦引脚锁定，锁定后重新编译设计项目。
⑧编程下载
⑨实验检测