集成电路版图第2章:基本IC单元版图设计

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集成电路版图设计基础第二章:基本IC单元版图设计

集成电路版图设计基础第二章:基本IC单元版图设计

电流 10 1 2 3 4 5 80 6 7 8
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basics of ic layout design
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基本IC单元版图设计 – 电阻

方块/薄层电阻: - 设计/工艺/规则手册: 薄层电阻(率)ρ - 对于薄层电阻,同一种材料层,不同制造商的数值会有所不同,其中 一个可能的原因是厚度的不同。 - 用“四探针测试”法探测每方欧姆数值(R=V/I)。 - ic中典型的电阻值: poly栅: 2~3欧姆/方 metal层: 20~100m欧姆/方 diffusion: 2~200欧姆/方 - 工艺中的任何材料都可以做电阻。 常用的材料有poly和diffusion。 常用电阻器阻值范围: 10~50 欧姆 100~2k 欧姆 2k~100k 欧姆 - 电阻值计算公式: R = (L/W)* ρ
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高阻值电阻的狗骨结构
方块数=5+2个拐角=6方
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基本IC单元版图设计 – 电阻

设计的重要依据: 电流密度 - 对于选择电阻的宽度,电流密度是重要的。 如果需要通过电阻大量的电流,你会使用一个大的、粗的线。 - 电流密度是材料中能够可靠流过的电流量。 工艺手册中有关于某些特定材料电流密度的介绍,工艺中任何能够被 用于传导电流的材料都有一个对应的电流密度,制造商的这些数据是 根据薄层厚度来确定的。 典型的电流密度大约是“每微米宽度0.5mA”。和宽度有关是因为设计 得越宽,能够通过的电流越多。 - 有时,在工艺手册中会告知“熔断电流”大小,就是在一定的时间内 毁 坏电阻所需的电流大小。 Imax = D * W Imax:最大允许可靠流过的电流mA D: 材料的电流密度 mA/um W: 材料的宽度 um

集成电路版图设计(适合微电子专业)

集成电路版图设计(适合微电子专业)

①了解工艺现状,确定工艺路线
确定选用标准pn结隔离或对通隔离工艺或等平面 隔离工艺。由此确定工艺路线及光刻掩膜版的块数。 由制版和光刻工艺水平确定最小接触孔的尺寸和 光刻套刻精度。光刻工艺的分辨率,即能刻蚀图形的 最小宽度,受到掩膜分辨率、光刻胶分辨率、胶膜厚 度、横向腐蚀等多因素的限制。套刻精度与光刻机的 精度和操作人员的熟练程度关系密切。
功能设计 设 计 逻辑设计 电路设计 功能图 逻辑图 电路图 符号式版图 , 版图

版图设计
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举例:
功能描述 x=a’b+ab’ 的逻辑图
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CMOS与非门的电路图
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场SiO2
栅SiO2 栅SiO2
CMOS反相器的掩膜版图
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版图设计就是按照线路的要求和一定 的工艺参数,设计出元件的图形并进行排 列互连,以设计出一套供IC制造工艺中使 用的光刻掩膜版的图形,称为版图或工艺 复合图。 版图设计是制造IC的基本条件,版图 设计是否合理对成品率、电路性能、可靠 性影响很大,版图设计错了,就一个电路 也做不出来。若设计不合理,则电路性能 和成品率将受到很大影响。版图设计必须 与线路设计、工艺设计、工艺水平适应。 版图设计者必须熟悉工艺条件、器件物理、 电路原理以及测试方法。 16
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要了解采用的管壳和压焊工艺。封 装形式可分为金属圆筒塑(TO-5型)、扁 平封装型和双列直插型(DIP)等多种,管 芯压点分布必须和管壳外引脚排列相吻 合。当采用热压焊时,压焊点的面积只 需70μm×70μm,超声压焊需 100μm×100μm ~125μm×25μm,金丝 球焊需125μm ×125μm,金丝球焊牢固 程度高,金丝在靠近硅片压点处是垂直 的,可压到芯片纵深处(但必须使用温度 SiO2纯化层),使用起来很灵活。

集成电路版图设计基础第2章:基本IC单元版图设计

集成电路版图设计基础第2章:基本IC单元版图设计

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基本IC单元版图设计 – CMOS layout
• 器件连接技术: - 可以用金属线将分开的poly栅条连接起来,这种连接方法最可靠。 - 源漏共用、器件分裂和减少寄生是贯穿CMOS版图设计的基本技术。
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基本IC单元版图设计 – CMOS layout
• 器件连接技术: - 如果希望节省更多的面积,可以没有必要将源漏区的接触孔沿着整个 沟道宽度方向都开出,此时可以将连线跨越器件而节省面积。 多开接触孔的目的是为了减小器件的接触电阻,如果舍弃太多的接触 孔,接触电阻可能会高于你的允许值。
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基本IC单元版图设计 – 电阻
• 电阻材料:
常用的电阻材料是多晶硅。 较厚的多晶硅薄层有较低的电阻值(有较多的空间让电流流过,传导 电流的能力较强),较薄的多晶硅薄层有较大的电阻值。 其他因素,如材料的类型、长度、宽度等也将改变电阻值。 对于一个给定的集成电路工艺,可以认为薄膜厚度是常数,它是我们 不能改变的参数之一。对于一个给定的材料,我们能够改变的只有长度 和宽度。
集成电路版图设计基础
basics of IC layout design
instructor: Jiang hao e-mail:jianghao@
第二章 基本IC单元版图设计 • 基本IC单元版图 CMOS版图 电阻 电容 双极晶体管 二极管 电感
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集成电路版图设计

集成电路版图设计

02 集成电路版图设计基础
CHAPTER
电路设计基础
01
模拟电路设计
02
运算放大器
03
比较器
04
触发器
电路设计基础
01
数字电路设计
02
组合逻辑电路
时序逻辑电路
03
04
可编程逻辑电 路
版图设计基础
版图编辑软件 ICEDrawer
版图设计基础
01
Laker
02
P甩 Pro
版图设计规则
03
版图设计基础
管的形状和尺寸等。
案例二:低功耗模拟电路版图设计
总结词
通过优化模拟电路的版图设计,实现低功耗的目的, 以满足便携式电子设备和物联网等领域的需求。
详细描述
低功耗模拟电路版图设计需要考虑模拟电路的性能和 功耗等方面,同时还需要考虑噪声和失真等方面的因 素。为了实现低功耗的设计,需要采用优化的版图设 计方法,如使用低阻抗的走线、优化晶体管的形状和 尺寸等。
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antenna effect simulation
物理验证基础 01
P/R/O/L/C分析
热学参数分析(T)
03
02
电学参数分析(P/R/O)
电磁兼容性分析(EMC)
04
03 集成电路版图设计技术
CHAPTER
逻辑电路版图设计
逻辑电路
逻辑电路是实现逻辑运算和逻辑控制的电路,分为组合逻 辑电路和时序逻辑电路。在版图设计中,需要考虑到电路 的复杂性、功耗、速度等因素。
提高芯片的可测试性。
可制造性版图设计实践
符合制造规范
遵循制造规范和流程,确保版图设计具有良好的可制 造性。

《集成电路版图设计》(第二章)PPT课件

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方式二:选择Attach
基于Cadence系统的 全定制版图设计基础
基于Cadence系统的 全定制版图设计基础
三、显示文件准备
LSW窗口:
✓ nwell是N 阱,PMOS管做在N阱中; ✓ ndiff是N型扩散区,也叫N型有源区(active),用来做NMOS管; ✓ pdiff是P型扩散区,也叫P型有源区,用来做PMOS管; ✓ nimp是N型扩散区注入层; ✓ pimp是P型扩散区注入层; ✓ poly是多晶层,主要用来做管子的栅极; ✓ cont是接触孔contact; ✓ metal1是一铝层; ✓ via1是一铝层和二铝层之间的连接孔,称为通孔; ✓ metal2是二铝层; ✓ pad是压焊点所在的层; ✓ 其它还包括一些特殊器件上的标识层等等
3、单元的宽长比设 置原则——最常见 宽长比的设置
逻辑图中每一 个管子宽长比 的设置
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3、单元的宽长 比设置原则— —最常见宽长 比的设置(续)
单元符号的建立和 Label的设置
基于Cadence系统的 全定制版图设计基础
3、单元的宽长比 设置原则——其它 宽长比的设置
基于Cadence系统的 全定制版图设计基础
第一部分、D508项目逻辑图的准备
一、逻辑图输入工具启动
二、一个传输门逻辑图及符 号的输入流程
三、D508项目单元逻辑图的准备 四、D508项目总体逻辑图的准备
第二部分、D508项目版图输入准备
一、设计规则准备 二、工艺文件准备 三、显示文件准备
第三部分、版图设计步骤及操作
三、显示文件准备(续)
基于Cadence系统的 全定制版图设计基础
Display Resource Editor 窗口:

第二讲集成电路版图设计规则

第二讲集成电路版图设计规则

(第二讲)一. 集成电路设计基础1.4 版图设计规则 Design Rule李福乐 清华大学微电子所上一讲主要内容• 课程介绍 • 集成电路设计背景知识 • 硅栅CMOS集成电路版图流程 • CMOS工艺中集成元件的版图、结构和电特性版图设计规则Design Rule• 引言 • 设计规则(Topological Design Rule)– 上华0.6um DPDM CMOS工艺拓扑设计规则 – 设计规则的运用• 版图设计准则(‘Rule’ for performance)– 匹配 – 抗干扰 – 寄生的优化 – 可靠性引言• 芯片加工:从版图到裸片制加版工是一种多层平面“印刷”和 叠加过程,但中间是否会 带来误差?引言一个版图的例子:引言加工后得到的实际芯片版图例子:1引言• 加工过程中的非理想因素– 制版光刻的分辨率问题 – 多层版的套准问题 – 表面不平整问题 – 流水中的扩散和刻蚀问题 – 梯度效应引言• 解决办法– 厂家提供的设计规则(topological design rule),确保完成设计功能和一定的芯片成 品率,除个别情况外,设计者必须遵循– 设计者的设计准则(‘rule’ for performance),用以提高电路的某些性 能,如匹配,抗干扰,速度等设计规则(topological design rule)基本定义(Definition) WidthEnclosure设计规则ExtensionExtensionSpace SpaceOverlap1.请记住这些名称的定义 2.后面所介绍的 layout rules 必须熟记,在画layout 时须遵守这些规则。

上华0.6um DPDM CMOS工艺拓扑 设计规则版图的层定义N-well P+ implantpoly1contactvia High Resistoractive N+ implantpoly2 metal1metal2设计规则 Nwell符号 尺寸含义1.a 3.0 阱的最小宽度1.b 4.8 不同电位阱的阱间距1.c 1.5 相同电位阱的阱间距P+ Active gb P+ fe N+ ActiveN+ c da2设计规则 Nwell符号 尺寸含义1.d 0.4 阱对其中N+有源区最小覆盖1.e 1.8 阱外N+有源区距阱最小间距1.f 1.8 阱对其中P+有源区最小覆盖1.g 0.4 阱外P+有源区距阱最小间距P+ Active gb P+ fe N+ ActiveN+ c da设计规则 active符号 尺寸含义2.a 0.6 用于互连的有源区最小宽度2.b 0.75 最小沟道宽度2.c 1.2 有源区最小间距aN+ c.4b P+P+ c.2ac.3 N+c.1 N+b设计规则 poly1可做MOS晶体管栅极、 导线、poly-poly电容的 下极板符号 尺寸含义4.a 0.6 用于互连的poly1最小宽度4.b 0.75 Poly1最小间距4.c 0.6 最小NMOS沟道长度4.d 0.6 最小PMOS沟道长度eeN+fbgcP+fbgadb设计规则 poly1可做MOS晶体管栅极、 导线、poly-poly电容的 下极板符号 尺寸含义4.e 0.6 硅栅最小出头量4.f 0.5 硅栅与有源区最小内间距4.g 0.3 场区poly1与有源区最小内 间距eeN+fbgcP+fbgadb设计规则 High Resistor在Poly2上定义高阻区符号 尺寸含义5.a 2.0 高阻最小宽度5.b 1.0 高阻最小间距5.c 1.0 高阻对poly2的最小覆盖5.d 1.0 高阻与poly2的间距d/f ce ha bf设计规则 High Resistor其上禁止布线 高阻层定义电阻长度 Poly2定义电阻宽度d/f c符 尺寸 号含义5.e 0.6 高阻与poly2电阻接触孔间距5.f 0.8 高阻与低阻poly2电阻的间距5.g 0.5 高阻与有源区的间距5.h 1.0 高阻与poly1电阻的间距a behf3设计规则 poly2可做多晶连线、多晶 电阻和poly-poly电容 的上极板符号 6.a 6.b 6.c6.d 6.e 6.f 6.g尺寸 1.2 1.0 0.5 3.2 1.5 0.8 -含义 poly2做电容时的最小宽度 poly2做电容时的最小间距 Poly2与有源区的最小间距 做关键电容时的间距 电容底板对顶板的最小覆盖 电容Poly2对接触孔最小覆盖 Poly2不能在有源区上 Poly2不能跨过poly1边沿c j ibdea设计规则 poly2可做多晶连线、多晶 电阻和poly-poly电容 的上极板符号 6.h 6.i 6.j 6.k 6.l 6.m尺寸含义0.8 poly2做导线时的最小宽度1.0 poly2做电阻时的最小间距1.0 Poly2电阻之间的最小间距- Poly2不能用做栅0.5 电阻Poly2对接触孔最小覆盖- 除做电容外,Poly2不能与 poly1重叠c j ibdea设计规则 implantb a符号 尺寸含义8.a 0.9 注入区最小宽度8.b 0.9 同型注入区最小间距8.c 0.6 注入区对有源区最小包围8.d 0.6 注入区与有源区最小间距Hc d N+Ef设计规则 implant符号 尺寸含义8.E 0.75 N+(P+)注入区与P+(N+)栅 间距8.f 0.75 N+(P+)注入区与N+(P+)栅 间距8.H 0 注入区对有源区最小覆盖 (定义butting contact)Hb ac d N+Ef设计规则 contact定义为金属1与扩散 区、多晶1、多晶2 的所有连接!符号 尺寸含义10.a .6*.6 接触孔最小面积10.a.1 .6*1.6 N+/P+ butting contact面积10.b 0.7 接触孔间距dgcafaba.1 ec.3g设计规则 contact符号 尺寸含义10.c 0.4 有源区,(d, e)Poly1, Poly2对最小孔最小覆盖10.c.3 0.8 有源区对butting contact最小覆盖10.f 0.6 漏源区接触孔与栅最小间距10.g 0.6 Poly1,2上孔与有源区最小间距dgcafaba.1 ec.3g4设计规则 metal1符号 尺寸含义11.a 0.9 金属1最小宽度11.b 0.8 金属1最小间距11.c.1 0.3 金属1对最小接触孔的最小覆盖11.c.2 0.6 金属1对butting contact的最小覆盖- 1.5mA 最大电流密度/um-- 禁止并行金属线90度拐角,用135度拐角代替ac.2bc.1 c.2设计规则 via定义为两层金属之 间的连接孔符号 尺寸含义12.a .7*.7 过孔最小面积12.b 0.8 过孔间距12.d~f - 接触孔、poly-poly电容和栅 上不能打过孔12.g 0.4 金属1对过孔的最小覆盖12.h 0.5 过孔与接触孔的最小间距建议 12.k0.5 Poly与有源区对过孔的最小 间距或覆盖1.5mA 单个过孔的最大电流agbhh设计规则 metal2可用于电源线、地 线、总线、时钟线 及各种低阻连接符号 尺寸含义13.a 0.9 金属2最小宽度13.b(e) 0.8 金属2最小间距13.c 0.4 金属2对过孔的最小覆盖13.d 1.5 宽金属2与金属2的最小间距13.f - 禁止并行金属线90度拐角,用 135度拐角代替13.h 1.5mA 最大电流密度 /umac be dd Width>10um设计规则 power supply line由于应力释放原符号 尺寸含义则,在大晶片上会17.a 20.0 金属2最小宽度存在与大宽度金属17.b 300.0 金属2最小长度总线相关的可靠性 问题。

《集成电路版图设计》课件

《集成电路版图设计》课件

布局原则
在布局时,应遵循一些基本原则,如模块化、层次化、信号流向清晰等,以提高 布局的可读性和可维护性。
优化方法
可以采用一些优化方法来提高布局的效率和可读性,如使用自动布局算法、手动 调整布局、考虑布线约束等。
布线优化
布线原则
在布线时,应遵循一些基本原则,如 避免交叉、减少绕线、保持线宽一致 等,以提高布线的可靠性和效率。
04
集成电路版图设计技巧与优化
布图策略与技巧
布图策略
根据电路功能和性能要求,选择合适的布图策略,如层次化、模块化、对称性 等,以提高布图的效率和可维护性。
技巧
在布图过程中,可以采用一些技巧来提高布图的效率和可读性,如使用标准单 元、宏单元等模块化设计,以及合理利用布局空间、避免布线拥堵等。
布局优化
用于实现电路中的电阻功能,调节电流和电 压。
电感器
用于实现电路中的电感功能,用于产生磁场 和感应电流。
版图设计规则
几何规则
规定了各种几何元素的使用方法和尺寸 ,以确保版图的准确性和一致性。
器件规则
规定了各种器件的尺寸、形状和排列 方式,以确保器件的性能和可靠性。
连线规则
规定了各种连线元素的宽度、间距和 连接方式,以确保电路的可靠性和稳 定性。
直线
用于连接集成电路中的不同部 分,实现电路的导通。
弧线
用于表示不同层之间的过渡, 以平滑电路。
折线
用于表示复杂电路中的分支或 连接点。

用于表示电路中的节点或连接 点。
ቤተ መጻሕፍቲ ባይዱ 器件元素
晶体管
用于实现电路中的逻辑功能,是集成电路中 的基本元件。
电容器
用于实现电路中的电容功能,用于存储电荷 和过滤信号。

《集成电路设计》课件

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掺杂与刻蚀
在晶圆表面进行掺杂和刻蚀, 形成电路元件和互连结构。
晶圆制备
将高纯度硅晶棒进行切片,得 到晶圆片,作为集成电路制造 的基础材料。
图案转移
将设计好的电路图案通过光刻 技术转移到晶圆表面,形成电 路图形。
金属化与封装
在晶圆表面沉积金属,形成电 路的互连线路,并将单个芯片 封装成最终的产品。
集成电路工艺材料
详细描述
数字集成电路设计案例通常包括门电路设计、触发器设计、寄存器设计等,这些基本单元是构成复杂数字系统的 基石。此外,数字系统级的设计案例包括微处理器、微控制器、数字信号处理器等,这些系统级芯片广泛应用于 计算机、通信、控制等领域。
模拟集成电路设计案例
总结词
模拟集成电路设计案例主要涉及放大器、滤波器、比较器等模拟电路单元的设计,以及模拟系统级的 设计。
电视、音响、游戏机 等。
工业控制
PLC、DCS、机器人 等。
汽车电子
发动机控制、ABS、 ESP等。
02
集成电路设计基础
集成电路设计流程
需求分析
对产品需求进行调研,明确设计目标、性能 指标和限制条件。
规格制定
根据需求分析结果,制定出具体的规格说明书 ,包括芯片功能、性能参数等。
架构设计
根据规格说明书,设计出芯片的总体结构,包括 各个模块的组成和相互关系。
电路仿真工具
用于模拟电路的行为和性能, 常用的有ModelSim和 Matlab Simulink。
物理设计工具
用于将电路设计转换为版图, 常用的有Cadence和 Synopsys。
测试工具
用于测试芯片的性能和功能, 常用的有JTAG和Boundary Scan。

集成电路版图基础.pdf

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实例:反向器
由一个NMOS,一个PMOS组成, 先画出两个正确尺寸的mos版图, 然后对mos的四端进行连线。
第二部分:版图设计基础
2.1.2 电阻
根据电路选择的电阻类型(ppolyf_s)、电阻的W/L值来画版图,相对应的电 阻类型应当由哪些层的图形组成,这个参照厂家提供的design rule。
1)集成电路掩膜版图设计是实现集成电路制造所必不 可少的设计环节,它不仅关系到集成电路的功能是 否正确,而且也会极大程度地影响集成电路的性能、 成本与功耗。
2)它需要设计者具有电路系统原理与工艺制造方面的 基本知识,设计出一套符合设计规则的“正确”版 图也许并不困难,但是设计出最大程度体现高性能、 低功耗、低成本、能实际可靠工作的芯片版图缺不 是一朝一夕能学会的本事。
第二部分:版图设计基础
4) 打开cell a--工作区和层次显示器
电路转换为选定工艺的版图,版图设计完成后,将版图的数据发 给foundry,foundry收到数据后按照数据制作掩膜版(mask), mask上的图形就代表了最终在芯片加工上需要保留或者需要刻蚀 掉的位置。
VDD
3u/0.18u
IN
OUT
1u/0.18u
GND
电路图
版图
第一部分:了解版图
3. 版图的意义:
第四部分:版图的艺术(这个作为后期目标,暂作了解)
1. 模拟版图和数字版图的首要目标 2. 匹配 3. 寄生效应 4. 噪声 5. 布局规划 6. ESD 7. 封装
IC模拟版图设计
第一部分:了解版图
1. 芯片是怎么来的 2. 版图的定义 3. 版图的意义 4. 版图的工具 5. 版图的设计流程
1) 启动软件
使用Xmanager登陆linux服务器

中北大学专用集成电路课件第2章

中北大学专用集成电路课件第2章

N ( x, t ) J ( x, t ) t x
将(2 -5)式带入(2 -6)式即得 扩散方程:
(2 -6)
N ( x, t ) N ( x, t ) D t x 2
2
(2 -7)
扩散基本原理:时间—分布
第二章 集成电路工艺基础及版图设计
2) 两种表面源的扩散分布 对于不同的初始条件, 扩散方程的解是不同的。 下面给出两种简单的初始条件下扩散方程的解, 以便
硅片表面有一定距离。
第二章 集成电路工艺基础及版图设计
N 离子注入法
扩散法
O
x
图2 - 5 离子注入的分布
第二章 集成电路工艺基础及版图设计 2.2.3 光刻工艺
光刻工艺是指借助于掩膜版,并利用光敏的抗蚀涂层
发生的光化学反应,结合刻蚀方法在各种薄膜(如SiO2薄 膜、多晶硅薄膜和各种金属膜)上刻蚀出各种所需要的图 形,实现掩膜版图形到硅片表面各种薄膜上图形的转移。 下面以采用负胶光刻 SiO2 薄膜为例对光刻过程作一个
1. 扩散工艺
物质的微粒总是时刻不停地处于运动之中, 这可 称之为热运动。 在热运动的作用下, 物质的微粒都有 一种从浓度高的地方向浓度低的地方运动的趋势, 这 就是扩散。
第二章 集成电路工艺基础及版图设计
扩散的机理有两种: 替位扩散和填隙扩散。 在高 温的情况下, 单晶固体中的晶格原子围绕其平衡位置
N |x 0 0 。 也就是 x
初始条件


0
N ( x,0)dx N ( x,0)dx Q
0

( 0)
第二章 集成电路工艺基础及版图设计
通过一定的运算, 可求得满足上述边界条件和初 始条件的扩散方程(2 -7)的解为

集成电路设计ppt

集成电路设计ppt

第四章 半导体集成电路基本加工工艺与设计规则 4.1 引言 4.2 集成电路基本加工工艺 4.3 CMOS工艺流程 4.4 设计规则 4.5 CMOS反相器的闩锁效应 4.6 版图设计
第五章 MOS管数字集成电路基本逻辑单元设计 5.1 NMOS管逻辑电路 5.2 静态CMOS逻辑电路 5.3 MOS管改进型逻辑电路 5.4 MOS管传输逻辑电路 5.5 触发器 5.6 移位寄存器 5.7 输入输出(I/O)单元
[3] 陈中建主译. CMOS电路设计、布局与仿真.北京:机械工 业出版社,2006.
[4](美)Wayne Wolf. Modern VLSI Design System on Silicon. 北京:科学出版社,2002.
[5] 朱正涌. 半导体集成电路. 北京:清华大学出版社,2001. [6] 王志功,沈永朝.《集成电路设计基础》电子工业出版
第六章 MOS管数字集成电路子系统设计 6.1 引言 6.2 加法器 6.3 乘法器 6.4 存储器
6.5 PLA 第七章 MOS管模拟集成电路设计基础
7.1 引言 7.2 MOS管模拟集成电路中的基本元器件 7.3 MOS模拟集成电路基本单元电路 7.4 MOS管集成运算放大器和比较器 7. 5 MOS管模拟集成电路版图设计 第八章 集成电路的测试与可测性设计
1.2 集成电路的发展
1、描述集成电路工艺技术水平的五个技术指标 (1)集成度(Integration Level)
集成度是以一个IC芯片所包含的元件(晶体管或门/数)来 衡量(包括有源和无源元件)。随着集成度的提高,使IC及使用 IC的电子设备的功能增强、速度和可靠性提高、功耗降低、体积 和重量减小、产品成本下降,从而提高了性能/价格比,不断扩 大其应用领域,因此集成度是IC技术进步的标志。为了提高集成 度采取了增大芯片面积、缩小器件特征尺寸、改进电路及结构设 计等措施。为节省芯片面积普遍采用了多层布线结构。硅晶片集 成(Wafer Scale Integration -WSI)和三维集成技术也正在研 究开发。从电子系统的角度来看,集成度的提高使IC进入系统集 成或片上系统(SoC)的时代。

集成电路版图设计习题答案第二章集成电路制造工艺

集成电路版图设计习题答案第二章集成电路制造工艺

集成电路版图设计习题答案第2章 集成电路制造工艺【习题答案】1.硅片制备主要包括(直拉法)、(磁控直拉法)和(悬浮区熔法)等三种方法。

2.简述外延工艺的用途。

答:外延工艺的应用很多。

外延硅片可以用来制作双极型晶体管,衬底为重掺杂的硅单晶(n +),在衬底上外延十几个微米的低掺杂的外延层(n ),双极型晶体管(NPN )制作在外延层上,其中b 为基极,e 为发射极,c 为集电极。

在外延硅片上制作双极型晶体管具有高的集电结电压,低的集电极串联电阻,性能优良。

使用外延硅片可以解决增大功率和提高频率对集电区电阻要求上的矛盾。

图 外延硅片上的双极型晶体管集成电路制造中,各元件之间必须进行电学隔离。

利用外延技术的PN 结隔离是早期双极型集成电路常采用的电隔离方法。

利用外延硅片制备CMOS 集成电路芯片可以避免闩锁效应,避免硅表面氧化物的淀积,而且硅片表面更光滑,损伤小,芯片成品率高。

外延工艺已经成为超大规模CMOS 集成电路中的标准工艺。

3.简述二氧化硅薄膜在集成电路中的用途。

答:二氧化硅是集成电路工艺中使用最多的介质薄膜,其在集成电路中的应用也非常广泛。

二氧化硅薄膜的作用包括:器件的组成部分、离子注入掩蔽膜、金属互连层之间的绝缘介质、隔离工艺中的绝缘介质、钝化保护膜。

4.为什么氧化工艺通常采用干氧、湿氧相结合的方式?答:干氧氧化就是将干燥纯净的氧气直接通入到高温反应炉内,氧气与硅表面的原子反应生成二氧化硅。

其特点:二氧化硅结构致密、均匀性和重复性好、针孔密度小、掩蔽能力强、与光刻胶粘附良好不易脱胶;生长速率慢、易龟裂不宜生长厚的二氧化硅。

湿氧氧化就是使氧气先通过加热的高纯去离子水(95℃),氧气中携带一定量的水汽,使氧化气氛既含有氧,又含有水汽。

因此湿氧氧化兼有干氧氧化和en +SiO 2n -Si 外延层 n +Si 衬底水汽氧化的作用,氧化速率和二氧化硅质量介于二者之间。

实际热氧化工艺通常采用干、湿氧交替的方式进行。

第二章-版图设计规则

第二章-版图设计规则

华侨大学厦门专用集成电路系统重点实验室
华侨大学电子工程系
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版图层次定义
N阱 P衬底
NWell
N阱和P衬底构成寄生二极管,在CMOS电路中衬 底通常接最低电平,确保二极管处于反偏。理想情况 下,从衬底流出的电流为0.
华侨大学厦门专用集成电路系统重点实验室
TO
TB PT BC
5. 低Vth NMOS沟道注入
6. 低VthPMOS沟道注入 7. 耗尽型NMOS沟道注入 8. 耗尽型PMOS沟道注入
ND
PD
华侨大学厦门专用集成电路系统重点实验室
华侨大学电子工程系
Copyright by Huang Weiwei
版图层次定义
Layout 9.纵向NPN 基区注入 10.多晶硅 11.N型源/漏 12.P型源/漏 13.ROM 14.Poly2阻挡层 15.Poly2 16.接触孔 P-base Poly1 N+ P+ ROM High Res Poly2 Contact
华侨大学厦门专用集成电路系统重点实验室
华侨大学电子工程系
有源区
有源区
有源区掩膜 栅氧 理想的LOCOS 栅氧 实际LOCOS FOX FOX
Copyright by Huang Weiwei
版图层次定义
Nwell 有源区 多晶硅1
•N阱
• 有源区(薄氧区) •多晶硅1(Poly1). • 多晶硅2(Poly2)
透光区
掩膜版 曝光区
Copyright by Huang Weiwei
版图层次定义
NWell
接着将硅片暴露在施主原子下,施主杂质会被光刻 胶阻挡住,同时也能通过光刻胶上的开孔扩散到开孔区 域的硅片中。

1.2基本门电路设计-版图绘制

1.2基本门电路设计-版图绘制

集成电路设计实习Integrated Circuits Design LabsI t t d Ci it D i L b单元实验一(第二次课)基本门电路设计--版图设计2006-2007 Institute of Microelectronics Peking University实验目的及时间安排z内容一:z掌握基本门电路的版图设计z熟悉Cadence版图设计、版图验证工具的使用z内容二:z完成2与非门的设计,包括原理图输入、电路仿真、版图设计、版图验证Institute of Microelectronics, Peking University集成电路设计实习-单元实验一Page21. 版图图层z本课程中使用CSMC双硅三铝混合信号工艺,主要的设计层包括z TB:tub,n阱,作为pmos器件衬底z TO:Thin Oxide,有源区,作为mos的源漏区Thin Oxidez GT:gate,多晶硅1,作为mos栅极z SP:P+注入区z SN:N+注入区z W1:接触孔,金属1到多晶硅和有源区的接触孔z A1:铝1,第一层金属z W2:通孔1,金属1和金属2的接触孔z A2:铝2,第二层金属z W3:通孔2,金属2和金属3的接触孔z CP:bond pad,pad开孔z IM:第二层多晶硅电阻阻挡层z PC:poly Cap,用作多晶硅电容上极板和多晶硅电阻的第二层多晶硅l Cz PT:p tub,p阱,作为nmos器件衬底z详细的工艺信息请参考设计规则(在CSMC05MS/docs目录下)Institute of Microelectronics, Peking University集成电路设计实习-单元实验一Page32. 由电路图产生初始版图z VirtuosoXL为cadence的连接关系驱动定制版图设计工具z启动Virtuoso XLz第一步:打开inv的schematic viewz第二步:Schematic窗口:Tools->Design Synthesis->Layout XLz Create Newz OKz OK,弹出Virtuoso XL窗口Vi t XLz在Virtuoso XL窗口中,Design->GenFrom Source Layout,弹出yGeneration Options对话框(下页)Institute of Microelectronics, Peking University集成电路设计实习-单元实验一Page4z Layout Generation部分z选中I/O Pins,Instances,Transistor Chaining,TransistorTransistor Chaining TransistorFoldingz I/O Pins部分z DefaultsD f lz Layer/Master选择A1层z选中Createz Applyz Pin Label Shapez点击Pin Label Options,在弹出的对话框中选中Layer Name后面的SameLayer Name SameAs Pinz点击OK后出现下页图,按照前面的设计要求进行版图设计Institute of Microelectronics, Peking University集成电路设计实习-单元实验一Page5Inv的版图设计z在此基础上添加电源线vdd,地线gnd(可参考下页快捷键)z按照电路图用相应的层把mos管的各端连线画出来z把vdd和N阱相连(用CSMC05MS库中的ntap),把gnd和衬底相连(用tCSMC05MS库中的ptap )z按照标准单元的画法,单元有统一的高度(这里是24um),统一的vdd和gnd走线宽度(2um)和位置(vdd走线在单元的最上端,gnd在最下端)Institute of Microelectronics, Peking University集成电路设计实习-单元实验一Page6Virtuoso Layout Editor常用操作z Instance(添加元件,快捷键i)g(画矩形,快捷键),yg(画多边形,快捷键z Rectangle r PolygonP),Path(画长连线,快捷键p)pyz Copy(c),Move(m),Stretch(s)z Merge(把多个相互重叠的图形合并成一块,M)Create Ruler Clear All Rulersz Create Ruler(添加标尺,快捷键k),Clear All Rulers(K)z Descend(X),Return(B)z Zoom in by 2(^z),Zoom out by 2(Z),Fit(f)z Option->Display(e)中可以设置一些参数z在命令过程中可以利用F3键打开该命令相关的选项,帮助我们调整命令参数(很有帮助!)Institute of Microelectronics, Peking University集成电路设计实习-单元实验一Page73. 版图的验证DRCz在Layout窗口中,Verify->DRCz在Rules File一项中,填入divaDRC.rul,若该文件不在启动目录下,还应写上路径z取消Rules Library选项Rules Libraryz OKz在CIW中可以看到DRC的结果,按说明改掉图中的error,直到Total errors found为0Institute of Microelectronics, Peking University集成电路设计实习-单元实验一Page84. 版图的器件提取和LVS检查z在做LVS之前,要把版图中的管子信息和pin的信息提取出来,这就是Extractz在Layout窗口中,Verify->Extractz Rules File一项中,填入在Rules FiledivaEXT.rul,若该文件不在启动目录下,还应写上路径z取消Rules Library选项Rules Libraryz OK在中可以看到是否成z CIW Extract功,一般情况下Total errorsfound都为0z执行的结果是cell inv产生了一个extracted viewInstitute of Microelectronics, Peking University集成电路设计实习-单元实验一Page9LVSz在Layout窗口中,Verify->LVSz Library和Cell中分别填入库名字design03和单元名字inv,View中对应于schematic的填入schematic,对应于extracted的填入extracted(这些信息也可以通过Browse或者BSel by Cursor得到)在一项中,填入z Rules FiledivaLVS.rul,若该文件不在启动目录下,还应写上路径z点击Run,运行几秒后会出现“Analysis Job Succeeded”的提示z点击Output,观看结果。

集成电路版图基础

集成电路版图基础
2.2互连
2.2.1金属
金属连线: Metal1,Metal2,Metal3,Metal4……
2.2.2 通孔
用来连接各层金属的过孔: cont, Via1,Via2,Via3……
第二部分:版图设计基础
典型工艺:CMOS N阱 1P4M工艺剖面图
连线与孔之间的连接
第二部分:版图设计基础
3. 版图编辑器
第一部分:了解版图
4. 版图的工具:
– Cadence
Virtuoso Dracula Assura Diva
– Mentor
calibre
– Spring soft
laker
第一部分:了解版图
5. 版图的设计流程
熟悉所选foundry的工艺文件(Design rule) 查看电路,理解电路(跟designer充分沟通) 对电路按照Design rule来进行版图设计 对设计好的版图模块进行DRC/LVS 的verify
电路转换为选定工艺的版图,版图设计完成后,将版图的数据发 给foundry,foundry收到数据后按照数据制作掩膜版(mask), mask上的图形就代表了最终在芯片加工上需要保留或者需要刻蚀 掉的位置。
VDD
3u/0.18u
IN
OUT
1u/0.18u
GND
电路图
版图
第一部分:了解版图
3. 版图的意义:
第四部分:版图的艺术(这个作为后期目标,暂作了解)
1. 模拟版图和数字版图的首要目标 2. 匹配 3. 寄生效应 4. 噪声 5. 布局规划 6. ESD 7. 封装
IC模拟版图设计
第一部分:了解版图
1. 芯片是怎么来的 2. 版图的定义 3. 版图的意义 4. 版图的工具 5. 版图的设计流程

(完整版)1-1集成电路版图设计概述

(完整版)1-1集成电路版图设计概述

二、按集成度分类
集成度:每块集成电路芯片中包含的元器件数目
类别
数字集成电路
模拟集成电路
MOS IC
双极IC
SSI
<102
<100
<30
MSI
102103
100500
30100
LSI
103105
5002000
100300
VLSI
105107
>2000
>300
ULSI
107109
GSI
❖ 专用集成电路 根据某种电子设备中特定的技术要求而专门设计的集成 电路简称ASIC,其特点是集成度较高功能较多,功耗较 小,封装形式多样。玩具狗芯片; 通信卫星芯片;计算 机工作站CPU中存储器与微处理器间的接口芯片
第一章 集成电路设计概述
1.3 无生产线集成电路设计技术 Fabless IC Design Technique
IDM与Fabless集成电路实现
• 集成电路发展的前三十年中,设计、制造和封装都 是集中在半导体生产厂家内进行的,称之为一体化 制造 (IDM,Integrated Device Manufacture)的集 成电路实现模式。
• 近十年以来,电路设计、工艺制造和封装开始分立 运行,这为发展无生产线(Fabless)集成电路设计 提供了条件,为微电子领域发展知识经济提供了条 件。
第一章 集成电路设计概述
1.1 集成电路(IC)的发展
芯片,现代社会的基石
内存条
PDA:掌上电脑
手机
数码相机
主板
计算机
集成电路
Integrated Circuit ,缩写IC IC是通过一系列特定的加工工艺,将晶体管 、二极管等有源器件和电阻、电容、电感等无源 器件,按照一定的电路互连,“集成”在一块半 导体晶片(如硅或砷化镓)上,封装在一个外壳 内,执行特定电路或系统功能的一种器件。

第2章 集成电路工程基础(2)

第2章 集成电路工程基础(2)
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一) 集成电路中的NPN晶体管
1.集成NPN晶体管结构图
平 面 图 等 B(P) 效 电 路 PNP 图 S(P) E P+ E(N+)
NPN
C(N)
剖 面 P+ 图 P-Sub
E B N+ P N+-epi
C N+
等 效B 结 构 图
N + P N(epi) P(sub)
C
4
S
E(N+)
(1)四层三结结构,构 成了一个寄生的PNP 晶体管(有源寄生) (2)电极都从上表面引 出,造成电极的串联 电阻和电容增大(无 源寄生)
集成NPN晶体管常用图形及特点(续)
(4)双射极双集电极形 与双基极双集电极形相比: 集电极串联电阻小 面积大 寄生电容大
P+
C N
+
N -epi
B E E N N P –
+
+
C
N+
P+
P-Sub
N+
20
集成NPN晶体管常用图形及特点(续)
(5)马蹄形(U型)
电流容量大 集电极串联电阻小 基极串联电阻小
36
CMOS工艺中的衬底PNP管
E
B
C
CMOS模拟集成电路如 带隙基准源等电路中通
常要用到PNP管,它并
不需要增加工艺,实质
也是利用寄生结构。
C
B
E P+ N-wel lP-sub
B
C P+
P+
N+
N+
37
作业 1.画出横向PNP晶体管的平面图(版图) 和剖面图,并说明埋层的作用。 2.横向PNP晶体管在4种可能的偏置情况 下,哪一种偏置会使寄生晶体管的影响 最大?为什么? 3.横向PNP管的发射区为何选用较小的面 积?

集成电路布图设计

集成电路布图设计
高精度设计
在混合设计中,需要使用高精度的设计方法,以保证模拟和数字 部分的精度和稳定性。
04
集成电路布图设计的工具 与平台
设计工具
综合布局设计工具
这类工具可以帮助设计师进行逻辑综合和布局规划,如 Cadence的Encounter、Mentor的Genus等。
高级布图工具
这些工具可以提供更复杂、高级的布图功能,如 Cadence的Virtuoso、Mentor的ModelSim等。
案例四:ASIC的布图设计
总结词
ASIC(应用特定集成电路)的布图设计具有高性能和低 功耗的特点,其设计过程需要考虑电路实现、版图绘制 、物理验证等因素。
详细描述
ASIC(应用特定集成电路)的布图设计是实现高性能和 低功耗数字电路的关键环节之一。ASIC的布图设计需要 考虑电路实现,即如何将逻辑门级设计转化为实际的电 路结构;版图绘制,即如何将电路结构转化为物理版图 ;以及物理验证,包括功能验证、时序验证、信号完整 性验证等步骤。
特点
集成电路布图设计具有高度复杂性、精密性和集成性,要求 设计者具备深厚的电子设计自动化(EDA)工具使用技能和 专业知识。
集成电路布图设计的流程
设计输入
明确设计需求,提 供功能描述和性能 参数等设计输入信 息。
逻辑设计
将功能描述转化为 逻辑电路,进行功 能仿真和调试。
物理设计
根据逻辑电路设计 ,进行布局布线、 信号完整性分析等 物理设计,生成可 制造的版图文件。
案例五:SoC的布图设计
总结词
SoC(系统级芯片)的布图设计需要综合考虑系统性能、功耗、面积等因素,其设计过程需要考虑芯 片架构、IP核的设计与集成、接口协议等因素。
详细描述
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基本IC单元版图设计 基本IC单元版图设计 – 电阻
多晶硅电阻公式:基本电阻器版图 多晶硅电阻公式: - 以硅片作为衬底材料,在衬底上淀积一层多晶硅,再在多晶硅 以硅片作为衬底材料,在衬底上淀积一层多晶硅, 层上覆盖一层氧化层,形成隔离的绝缘层, 层上覆盖一层氧化层,形成隔离的绝缘层,然后在氧化层上刻蚀 出用于连接的接触孔。 出用于连接的接触孔。 一般接触孔位于多晶硅的两头。 一般接触孔位于多晶硅的两头。 电阻公式: 体区电阻公式: rb = (Lb/Wb)* ρb
metal contact
W L
oxide poly substrate
top view
cross sectional view
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基本IC单元版图设计 基本IC单元版图设计 – 电阻
多晶硅电阻公式:考虑接触电阻rc 多晶硅电阻公式:考虑接触电阻r - 由于有接触电阻的存在,所以 R = rb + 2rc 由于有接触电阻的存在, 为两个接触端的接触电阻) (rc为两个接触端的接触电阻) - 接触区被认为是有固定长度的。如果接触区的宽度增大,接触电阻将 接触区被认为是有固定长度的。如果接触区的宽度增大, 变小;如果接触区的宽度减小,接触电阻将变大。 变小;如果接触区的宽度减小,接触电阻将变大。 - 总接触电阻 Rcontact = rc = Rc/Wc = Ω*um/um 是由接触所决定的电阻因子,单位“ *um” (Rc是由接触所决定的电阻因子,单位“Ω*um”;Wc为接触区宽 度) - 接触区的宽度可能并不一定和电阻器的宽度相同,它取决于工艺的设 接触区的宽度可能并不一定和电阻器的宽度相同, 计规则,可能会要求接触区宽度必须小于电阻器宽度。 计规则,可能会要求接触区宽度必须小于电阻器宽度。
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基本IC单元版图设计 基本IC单元版图设计 – 电阻
实际电阻分析:扩展电阻 实际电阻分析:
uncertain region
uncertain region
small spread region
big spread region
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基本IC单元版图设计 基本IC单元版图设计 – 电阻
实际电阻分析: 实际电阻分析:扩展电阻 - 当电子离开接触区后,电子传播的实际路径是逐渐展开的,直到它们 当电子离开接触区后,电子传播的实际路径是逐渐展开的, 最终达到整个多晶硅宽度。所表现出的电阻称之为“扩展电阻” 最终达到整个多晶硅宽度。所表现出的电阻称之为“扩展电阻”。 - 扩展电阻和许多因素有关。如果采用的是宽接触区和宽电阻条结构, 扩展电阻和许多因素有关。如果采用的是宽接触区和宽电阻条结构, 这种影响可以忽略。 这种影响可以忽略。但如果一个电阻的接触区设计的较小且非常靠 以至于电子没有足够的时间展开到多晶硅全部宽度方向, 近,以至于电子没有足够的时间展开到多晶硅全部宽度方向,电流分 布的宽度小于多晶硅的设计宽度,此时需考虑因扩展而带来的误差。 布的宽度小于多晶硅的设计宽度,此时需考虑因扩展而带来的误差。 - 有些制造商允许金属与接触延伸到多晶硅之外,这消除了展开区的问 有些制造商允许金属与接触延伸到多晶硅之外, 能否这样设计取决于工艺技术。 题。能否这样设计取决于工艺技术。 - 对于接触电阻和扩展电阻项精确而详细的计算随制造商的不同而变, 对于接触电阻和扩展电阻项精确而详细的计算随制造商的不同而变, 并且这属于商业秘密。有多种技术和公式用于ic制造去确定扩展电阻 并且这属于商业秘密。有多种技术和公式用于ic制造去确定扩展电阻 这些技术和公式的大部分是不公开的。 项,这些技术和公式的大部分是不公开的。 - 总电阻方程: 总电阻方程: R = rb + 2rh + 2rc + 2rs (“rs”是来自于扩展区的电阻,扩展因子,见工艺手册。) 是来自于扩展区的电阻,扩展因子,见工艺手册。) 也有将接触电阻和扩散电阻组合在一起以一个单独项表示的) (也有将接触电阻和扩散电阻组合在一起以一个单独项表示的)
电流 10 1 2 3 4 5 80 6 7 8
6
基本IC 基本IC单元版图设计 – 电阻 IC单元版图设计
方块/薄层电阻: 方块/薄层电阻: 设计/工艺/规则手册: 薄层电阻( - 设计/工艺/规则手册: 薄层电阻(率)ρ 对于薄层电阻,同一种材料层,不同制造商的数值会有所不同, - 对于薄层电阻,同一种材料层,不同制造商的数值会有所不同,其 中一个可能的原因是厚度的不同。 中一个可能的原因是厚度的不同。 四探针测试”法探测每方欧姆数值(R=V/I)。 - 用“四探针测试”法探测每方欧姆数值(R=V/I)。 ic中典型的电阻值: poly栅 2~3欧姆 欧姆/ - ic中典型的电阻值: poly栅: 中典型的电阻值 2~3欧姆/方 metal层 metal层: 20~100毫欧姆 20~100毫欧姆/方(小电阻;良导体) 毫欧姆/ 小电阻;良导体)
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基本IC单元版图设计 基本IC单元版图设计 – 电阻
多晶硅电阻公式:改变体材料 多晶硅电阻公式:
metal contact
oxide poly
body
suБайду номын сангаасstrate
head
top view
cross sectional view
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基本IC单元版图设计 基本IC单元版图设计 – 电阻
实际电阻分析: 实际电阻分析: - 在CAD画图中做出来的电阻器经常是明显地小于或者大于你所画的, CAD画图中做出来的电阻器经常是明显地小于或者大于你所画的 画图中做出来的电阻器经常是明显地小于或者大于你所画的, 被称为δ 需要在公式里对该项进行补偿。 被称为δ项,需要在公式里对该项进行补偿。 - 接触区误差: 接触区误差: 接触孔刻蚀的时候,得到的实际接触孔尺寸和宽度产生了误差, 接触孔刻蚀的时候,得到的实际接触孔尺寸和宽度产生了误差,我们 称之为宽度的δ 也称为公差、误差、变化量、尺寸变化、 称之为宽度的δ(也称为公差、误差、变化量、尺寸变化、溢出或者 变化)。 可正可负,即过加工或者欠加工。宽度、 )。δ 变化)。δ可正可负,即过加工或者欠加工。宽度、长度变化分别用 δW和 δW和δL表示。如假设W是4um,而δW是0.06um,这表明实际 表示。如假设W 4um, δW是 .06um um, 的宽度最大是4 最小是3 大小取决于δ 的宽度最大是4.06um ,最小是3.94um ,大小取决于δ表示的是过 加工还是欠加工。 加工还是欠加工。 - “体区误差” 和“头区误差”同样也需考虑。电阻公式改写为: 体区误差” 头区误差”同样也需考虑。电阻公式改写为: R = [(Lb +δ Lb )/(Wb +δ Wb )] ρb + [(L )/(W 2[(Lh +δ Lh )/(Wh +δ Wh )] ρh + [(L )/(W 2 [Rc/(Wc+δWc)]
多晶硅电阻公式:改变体材料 多晶硅电阻公式: - 原因:poly栅电阻大约只有2~3欧姆/方,有时我们要求电阻的范围 原因:poly栅电阻大约只有 栅电阻大约只有2~3欧姆 欧姆/ 更大一些。改变体材料能够有效提高电阻率,有助于得到较高的、 更大一些。改变体材料能够有效提高电阻率,有助于得到较高的、更 有用的电阻率。 有用的电阻率。 - 改变电阻率的方法: 改变电阻率的方法: 可以淀积另一层具有不同电阻特性的多晶硅。 可以淀积另一层具有不同电阻特性的多晶硅。 可以通过改变已淀积在芯片上的多晶硅材料层的结构来改变电阻率。 可以通过改变已淀积在芯片上的多晶硅材料层的结构来改变电阻率。 - 具体制作方法: 具体制作方法: 在所用的多晶硅材料的中部开一个窗口,并注入另外的杂质材料, 在所用的多晶硅材料的中部开一个窗口,并注入另外的杂质材料,阻 碍电子的流动,来提高电阻率。 碍电子的流动,来提高电阻率。另一种方法是将中间的多晶硅刻蚀掉 一部分使其变薄。 一部分使其变薄。 这些被改变的材料块为电阻的“ 这些被改变的材料块为电阻的“体”。通常会有一个设计规则用以说 明 体区边界与接触区的最小距离, 体区边界与接触区的最小距离,这个间隔上原始的多晶硅被称为电阻 器的“ 总电阻: 器的“头”。总电阻: R = rb + 2rh + 2rc = (Lb/Wb)*ρb + 2 (Lh/Wh)*ρh +2 (L Rc/Wc
I=电流
W L H(厚度 厚度)
R=ρ
L HW
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基本IC单元版图设计 基本IC单元版图设计 – 电阻
方块/薄层电阻: 方块/薄层电阻: 每方欧姆是IC中电阻的基本单位。 IC中电阻的基本单位 每方欧姆是IC中电阻的基本单位。 每方欧姆数值也被称为材料的薄层电阻。材料可以是poly poly, 每方欧姆数值也被称为材料的薄层电阻。材料可以是poly, 也可以是金属,或者任何其他采用的材料。 也可以是金属,或者任何其他采用的材料。 可以根据任意矩形计算方数。 可以根据任意矩形计算方数。 方数=L/W 方数并不一定是整数,可以含有小数, =L/W” “方数=L/W”方数并不一定是整数,可以含有小数,如4.28 方。 例如,设材料是“80x10”大小(任何可能单位), ),则 例如,设材料是“80x10”大小(任何可能单位),则 80/10=8方 80/10=8方。
diffusion: 2~200欧姆 diffusion: 2~200欧姆/方 欧姆/ 工艺中的任何材料都可以做电阻。 - 工艺中的任何材料都可以做电阻。 常用的材料有poly diffusion。 poly和 常用的材料有poly和diffusion。 常用电阻器阻值范围: 常用电阻器阻值范围: 10~50 欧姆 100~2k 欧姆 2k~100k 欧姆 - 电阻值计算公式: R = (L/W)* ρ 电阻值计算公式: L/W)
2
第二章 基本IC单元版图设计 基本IC单元版图设计 基本IC单元版图 基本IC单元版图 电阻 电容 电感 二极管 CMOS版图 CMOS版图 双极晶体管
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