AD9954芯片datasheet中文版

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FPGA使用AD9954实现DDS

AD9954摘要：AD9954是美国AD公司采用先进的DDS技术生产的高集成度频率合成器，它能产生最高达200MHz的模拟正弦波，内含1024×32Bit静态RAM，利用FPGA通过SPI接口对其进行控制，可实现高速调制。

关键词：AD9954 SPI FPGA一、电路设计与分析1.1 AD9954芯片配置图1 AD9954芯片电路当CLKMODESELECT引脚接地时不使能振荡器，由FPGA从CLKIN输入参考时钟，时钟频率范围为10MHz~400MHz。

当CLKMODESELECT接逻辑高时，使能振荡器，由晶振输入20MHz~30MHz参考频率。

CFR2<7:3>控制锁相环，当值为4~20时为倍频数，系统时钟频率s f 被提高，为其它值时不起作用，系统时钟频率s f 等于输入参考频率。

s f 最高为400MHz 。

AD9954包含一个14Bit 的电流输出型DAC ，输出以A VDD 为参考。

输出电流范围由接在SET R DAC _脚和AGND 间的电阻SET R 决定，其关系如公式（1）所示。

当输出电流限制在10mA 以内时有最好的无杂散动态范围。

OUT SET I R /19.39 （1）1.2 I/V 转换及方波产生电路图2 I/V 转换电路输出电流信号经OPA2690的I/V 转换及多阶高通滤波后输出。

若将电压信号经IN COMP _接入，与从IN COMP _接入的AGND 比较，则可从COMP_OUT 输出50％占空比与频率准确的高频方波。

1.3 SPI 通信CS ,SCLK,SDIO,SDO 为SPI 控制引脚。

CFR1<8>为1时设置为三线模式，默认为MSB First ，8Bit 模式。

串行读写时序如图2所示。

图3.1三线写时序图 3.2 三线读时序若指令字节的Bit 7为1，说明将执行读操作，为0则执行写操作。

DDS 输出频率0f 由系统时钟和频率控制字（FTW ）和相位累加器容量决定，AD9954的相位累加器为32位，其输出频率计算公式为：31320202/))((≤≤=FTW with f FTW f s 122))2/(1(3232320-<<-⨯=FTW with FTW f f s1.4 工作模式AD9954可根据改变控制寄存器的值改变工作模式。

AD9854-DDS模块板

4 DDS模块板DDS模块板的主芯片是AD9854芯片作为主芯片，它是ADI公司推出的高性能、高集成度DDS芯片。

AD9854芯片主要性能为：●最高300MHz的系统时钟频率（本模块支持的最高频率为200MHz）；●4-20倍可编程参考时钟倍频器；●双路48位可编程频率寄存器；●双路14位可编程相位偏移寄存器；●12位可编程幅度调制以及可编程Shape On/off Keying功能；●超高速、低抖动比较器；●SIN(x)/x校正。

本模块不仅能够产生标准正弦波，在MCU的配合下，还能够实现多种数字载波调制，用途非常广泛。

模块板的硬件布局如图4.1所示，跳线孔对应连线如表4.1所示。

为使AD9854输出高稳定的、低抖动的信号，模块为AD9854提供了相应的硬件滤波电路。

使用AD9854时，一定要注意如下两点：（1）芯片复位。

MCU程序要对AD9854进行上电复位操作；复位操作一定要符合使用要求。

（2）AD9854的内部寄存器一定要配置正确。

图4.1 DDS模块板硬件资源布局附带的参考文档提供了电路原理图、AD8954的Datasheet和中文使用说明。

Demo程序说明如下：●位置：fpga/ demo_project/ test_parallel_dds。

●功能说明：提供了DDS模块板的演示程序。

该程序能够使模块输出频率为156.25KHz的正弦波。

程序的顶层文件提供了更为详细的工程说明，ucf文件提供了模块的连线方法。

●连线方法：（1）跳线连接底板跳线孔模块板跳线孔TP140 TP17TP136 TP9TP139 TP11TP200 TP22TP207 TP23TP206 TP24TP214 TP15TP208 TP13TP212 TP10TP213 TP19TP216 TP16TP222 TP20（2）排线连接底板排插J4 模块板排插J3J4.1 J3.1J4.2 J3.2J4.3 J3.3J4.4 J3.4J4.5 J3.5J4.6 J3.6J4.7 J3.7J4.8 J3.8J4.9 J3.9J4.10 J3.10J4.11 J3.11J4.12 J3.12。

AD9954芯片中文数据表(部分)

AD9954芯片中文数据表(部分)AD9954中文datasheet （对应datasheet p22-p27）操作模式单音信号模式在单音信号模式下，DDS核使用了一个单独的调谐字（tuning word）。

存储在FTW0中的任何值可被用来做相位累加。

这个值仅能手动改变，通过向FTW0写一个新值并更新I/O来实现。

相位调整可通过相位偏置寄存器实现。

RAM可控制操作模式直接转换模式直接转换模式使能FSK调制或PSK调制。

AD9954在直接转换模式可以编程，其通过写RAM使能位为真并将每个期望的profile的RAM片段模式控制位编程成逻辑000（b）实现。

对于当前profile，该模式仅读取了RAM片段起始地址的内容。

直接转换模式下，没有地址ramping可用。

为了执行4-tone FSK，对于直接转换模式及一个唯一的起始地址值，使用者对每一个RAM片段控制字编程。

另外，RAM使能位被写为真，这使得RAM、RAM目的文件位被写成false，设置RAM输出为频率调谐字。

Profile〈1：0〉输入为4-tone FSK数据输入。

当profile被改变时，存储在新的profile中的频率调谐字被加载到相位累加器中并且被用做相位连续型式中的当前存储值的增量。

相位-偏置字驱使相位偏置加法器。

对于数据而言，2-tone FSK可通过仅使用一个profile pin来完成。

对于为了PSK调制将AD9954编程和FSK是相似的，除了RAM目的文件位设置为逻辑“1”外，使RAM输出驱动相位偏置加法器。

FTW0驱动输入至相位累加器。

Toggling the profile pins 改变（调制）当前相位值。

RAM的upper 14位驱动相位加法器（〈31：18〉）。

当RAM目的文件位被设置时，RAM输出的Bits〈17:0〉未被使用。

直接转换模式下，无停留位（no-dwell）是一项禁忌注意事项。

Ramp-Up模式Ramp-Up模式，结合分割的RAM容量，允许多达4种不同的“sweep profile”在AD9954中编程。

高性能DDS芯片AD9954及其应用

高性能DDS芯片AD9954及其应用高性能DDS芯片AD9954及其应用摘要：AD9954是美国AD公司采用先进的DDS技术生产的高集成度频率合成器，它能产生200MHz的模拟正弦波。

文章介绍了AD9954的基本特点和引脚功能，分析了其内部结构和工作原理，给出了AD9954在高速调制信号系统中的应用方案。

关键词：AD9954 串行操作 RAM 高速调制1 概述AD9954是采用先进的DDS技术开发的高集成度DDS器件。

它内置高速、高性能D/A转换器及超高速比较器，可用为数字编程控制的频率合成器，能产生200MHz的模拟正弦波。

AD9954内含1024×32静态RAM，利用该RAM可实现高速调制，并支持几种扫频模式。

AD9954可提供自定义的线性扫频操作模式，通过AD9954的串行I/O口输入控制字可实现快速变频且具有良好的频率分辨率。

其应用范围包括灵敏频率合成器、可编程时钟发生器、雷达和扫描系统的FM调制源以及测试和测量装置等。

AD9954的内部结构如图1所示，其主要特性如下：●内置400MSPS时钟；●内含14位DAC；●相位、幅度可编程；●有32位频率转换字；●可用串行I/O控制；●内置超高速模拟比较器；●可自动线性和非线性扫频；●内部集成有1024×32位RAM；●采用1.8V电源供电；●可4～20倍倍频；●支持大多数数字输入中的5V输入电平；●可实现多片同步。

图12 引脚说明AD9954采用48脚TQFP/EP封装，其引脚排列发图2所示，各引脚定义如下：I/O UPDATE：在该引脚的上升沿可把内部缓冲存储器中的内容送到I/O寄存器中。

引脚电平的建立和保持与SYNC-CLK输出信号有关；DGND和AGND：数字地与模拟地；OSC/REFCLK和OSC/REFCLK：参考时钟或振荡输入端：CYRSTAL OUT：振荡器输出端；CLKMODESELECT：振荡器控制端，为1时使能振荡器，为0时不使能振荡器；LOOP_FILTER：该引脚应与AVDD间串联一个1kΩ电阻和一个0.1μF电容；IOUT和IOUT：DAC输出端，使用时应接一个上接电阻；DACBP：DAC去耦端，使用时应接一个0.01μF的旁路电容；DAC_RSET：DAC复位端，使用时应通过一个3.92kΩ的电阻接至AGND端；COMP_OUT：比较器输出端，可以输出方波或脉冲信号；COMP_IN和COMP_IN：比较器输入端；PWRDWNCTL：外部电源掉电控制输入引脚；(范文先生网收集整理)RESET：芯片复位端；IOSYNC：异步串行端口控制复位引脚；为1时，当前I/O操作立即停止；为0时开始新的I/O操作；不用时，此引脚必须接地；SDO：采用3线串口操作时，SDO为串行数据输出端。

AD9959大数据手册簿部分内容中文翻译

AD9959数据手册（部分）GENERAL DESCRIPTION概述The AD9959 consists of four direct digital synthesizer (DDS) cores that provide independent frequency, phase, and amplitude control on each channel. This flexibility can be used to correct imbalances between signals due to analog processing, such as filtering, amplification, or PCB layout-related mismatches. Because all channels share a mon system clock, they are inherently synchronized. Synchronization of multiple devices is supported. The AD9959 can perform up to a 16-level modulation of frequency, phase, or amplitude (FSK, PSK, ASK). Modulation is performed by applying data to the profile pins. In addition, the AD9959 also supports linear sweep of frequency, phase, or amplitude for applications such as radar and instrumentation.AD9959含有四个直接数字频率合成器（DDS），提供各通道独立的频率、相位和振幅控制。

毕业设计(论文)-基于DDS芯片AD9951的信号发生器

基于DDS芯片AD9951的精密信号发生器设计摘要直接数字频率合成（Direct Digital Frequency Synthesis简称DDS）是近年来迅速发展起来的一种新的频率合成方法。

而AD9951是美国模拟器件公司（ADI）最新推出的高集成度DDS芯片。

本设计采用该芯片，以AT89S52单片机为控制，采用AT24C02来存储重要的系统数据，由1602点阵式字符型液晶显示模块作为显示器，并加上一个小键盘构成了精密信号发生器。

要求其输出频率范围为0～160MHz、最小步进为10Hz或者1Hz、输出信号幅度大于0.3Vp-p、杂散小、有掉电数据保持功能。

文中详细介绍了DDS的工作原理以及该信号发生器的软、硬件设计方案，并给出了具体的程序设计。

指标关键词：直接数字频率合成（DDS）、AD9951、AT89S52、信号发生器、频率控制字直接数字频率合成（Direct Digital Frequency Synthesis简称DDS）是近年来迅速发展起来的一种新的频率合成方法，广泛应用于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪表工业等领域。

而AD9951是美国模拟器件公司（ADI）最新推出的高品质、高集成度DDS芯片。

本设计采用该DDS芯片作为核心元件，以AT89S52单片机为主控器件、并辅以AT24C02存储重要的系统数据、1602点阵式字符型液晶显示模块作为显示器，构成了一种精密的DDS信号发生器。

文中详细介绍了DDS的工作原理以及该精密信号发生器的软、硬件设计方法，并给出了具体的程序设计方案。

设计出的信号发生器，输出频率范围为0～160MHz、最小步进为10Hz或者1Hz、输出信号幅度大于0.3Vp-p、杂散小。

关键词：直接数字频率合成（DDS）、AD9951、AT89S52、信号发生器、频率控制字该芯片能以早期DDS 1/10的功耗提供速度高达400 MHz 的内部时钟，而合成频率高达160 MHz。

AD9959中文资料

4 Channel 500MSPS DDS with 10-bit DACsPreliminary Technical DataAD9959Rev. PrBInformation furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners.One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 Fax: 781.326.8703© 2004 Analog Devices, Inc. All rights reserved.FEATURESFour synchronized DDS channels @500 MSPS Independent frequency / phase / amplitude control between all channelsMatched latencies for Freq, Phase, and Amplitude changes Excellent channel to channel isolation Frequency sweeping capabilityUp to 16 levels of modulation (pin selectable)Individually programmable DAC full scale currents Four integrated 10-bit D/A converters(DACs) 32-bit frequency tuning resolution 14-bit phase offset resolution10-bit output amplitude scaling resolutionSerial I/O Port(SPI) with enhanced data throughputSoftware/Hardware controlled power-downDual supply operation (1.8 V DDS core / 3.3 V serial I/O) Built-in synchronization for multiple devicesSelectable REF_CLK multipier(PLL) 4x to 20x (bypassable) Selectable REF_CLK crystal operation 56 pin LFCSP packageAPPLICATIONSAgile L.O. frequency synthesis Phased array radar / sonar InstrumentationSynchronized clocking RF source for AOTFFUNCTIONAL BLOCK DIAGRAMCLK_MODE_SELSYNC_IN S 0S 3S 2S 1Figure 1 AD9959 Block DiagramAD9959Preliminary Technical DataRev. PrB | Page 2 of 9AD9959—SPECIFICATIONSTable 1. Unless otherwise noted, AVDD, DVDD = 1.8 V ± 5%, DVDD_I/O = 3.3 V ± 5%, R SET = 1.96 kΩ, External Reference Clock Frequency = 500 MSPS (REF_CLK multiplier bypassed)ParameterMin TypMaxUnitsTest Conditions/Comments REF CLOCK INPUT CHARACTERISTICSREF_CLK inputs must be ACcoupled due to internal biasingFrequency RangeREF_CLK Multiplier bypassed0 500 MHzREF_CLK Multiplier enabled at 4x(min) 25 125 MHzREF_CLK Multiplier enabled at 20x(max)5 25 MHz Internal VCO range w/ REF_CLK multiplier enabled 100 500 MHz Crystal REF_CLK source mode 20 30 MHzInput Power Sensitivity -15 3 dBm External 50 ohm terminationInput voltage level 400 mV Input Capacitance 3 pF Input Impedance1500 ohms Duty Cycle w/ REF_CLK Multiplier bypassed 50 %Duty Cycle w/ REF_CLK Multiplier enabled 35 65 %CLK Mode Select logic 1 Voltage 1.25 V Not a 3.3V digital input CLK Mode Select logic 0 Voltage0.6VNot a 3.3V digital input DAC OUTPUT CHARACTERISTICSMust be referenced to AVDDResolution10 Bits Full Scale Ouput Current 10 mA Gain Error -10 10 %FS Output Offset0.6 uA Differential Nonlinearity -0.5 0.5 LSB Integral Nonlinearity -1 1 LSB Output Capactiance 5 pF Voltage Compliance RangeAVDD– 0.50 AVDD+ 0.50 VChannel to Channel Isolation60 dB Channel to Channel amplitude matching error2 %WIDEBAND SFDRWideband SFDR defined as DC toNyquist1-20 MHz Analog Out-65 dBc 20-60 MHz Analog Out -62 dBc 60-100 MHz Analog Out -59 dBc 100-150 MHz Analog Out -56 dBc 150-200 MHz Analog Out-54dBcNARROWBAND SFDR1.1 MHz Analog Out (+/- 10kHz) -90 dBc 1.1 MHz Analog Out (+/- 50kHz) -88 dBc 1.1 MHz Analog Out (+/- 250kHz) -86 dBc 1.1 MHz Analog Out (+/- 1MHz) -85 dBc15.1 MHz Analog Out (+/- 10kHz) -90 dBc 15.1 MHz Analog Out (+/- 50kHz) -87 dBc 15.1 MHz Analog Out (+/- 250kHz) -85 dBc 15.1 MHz Analog Out (+/- 1MHz) -83 dBc40.1 MHz Analog Out (+/- 10kHz) -90 dBc 40.1 MHz Analog Out (+/- 50kHz) -87 dBc 40.1 MHz Analog Out (+/- 250kHz) -84 dBc 40.1 MHz Analog Out (+/- 1MHz)-82dBcPreliminary Technical DataAD9959Rev. PrB | Page 3 of 9ParameterMinTypMax Units Test Conditions/Comments75.1 MHz Analog Out (+/- 10kHz) -87 dBc 75.1 MHz Analog Out (+/- 50kHz) -85 dBc 75.1 MHz Analog Out (+/- 250kHz) -83 dBc 75.1 MHz Analog Out (+/- 1MHz) -82 dBc100.1 MHz Analog Out (+/- 10kHz) -87 dBc 100.1 MHz Analog Out (+/- 50kHz) -85 dBc 100.1 MHz Analog Out (+/- 250kHz) -83 dBc 100.1 MHz Analog Out (+/- 1MHz) -81 dBc200.1 MHz Analog Out (+/- 10kHz) -87 dBc 200.1 MHz Analog Out (+/- 50kHz) -85 dBc 200.1 MHz Analog Out (+/- 250kHz) -83 dBc 200.1 MHz Analog Out (+/- 1MHz)-81dBcPHASE NOISE CHARACTERISTICSResidual Phase Noise @15.1 MHz(Aout) @1kHz offset TBD dBc/ Hz @10kHz offset TBD dBc/ Hz @100kHz offset TBD dBc/ Hz @1MHz offset TBD dBc/ HzResidual Phase Noise @ 75.1 MHz(Aout) @1kHz offset TBD dBc/ Hz @10kHz offset TBD dBc/ Hz @100kHz offset TBD dBc/ Hz @1MHz offsetTBD dBc/ HzResidual Phase Noise @ 200.1 MHz(Aout) @1kHz offset TBD dBc/ Hz @10kHz offset TBD dBc/ Hz @100kHz offset TBD dBc/ Hz @1MHz offset TBD dBc/ HzResidual Phase Noise @ 15.1 MHz(Aout) w/ REF CLK multiplier enabled 4x @1kHz offset TBD dBc/ Hz @10kHz offset TBD dBc/ Hz @100kHz offset TBD dBc/ Hz @1MHz offsetTBD dBc/ HzResidual Phase Noise @ 75.1 MHz(Aout) w/ REF CLK multiplier enabled 4x@1kHz offset TBD dBc/ Hz @10kHz offset TBD dBc/ Hz @100kHz offset TBD dBc/ Hz @1MHz offsetTBDdBc/ Hz Residual Phase Noise @ 200.1 MHz(Aout) w/ REF CLK multiplier enabled 4x@1kHz offset TBD dBc/ Hz @10kHz offset TBD dBc/ Hz @100kHz offset TBD dBc/ Hz @1MHz offset TBD dBc/ HzSERIAL PORT TIMING CHARACTERISTICSMaximum Frequency200MHzMinimum Clock Pulsewidth Low (t PWL ) TBD ns Minimum Clock Pulsewidth High (t PWH ) TBD nsAD9959Preliminary Technical DataRev. PrB | Page 4 of 9Maximum Clock Rise/Fall TimeTBDnsMinimum Data Setup Time (t DS ) TBD nsMinimum Data Hold TimeTBDnsMISC TIMING CHARACTERISTICSMaster_Reset minimum Pulsewidth TBD Sync CLKI/O_Update minimum Pulsewidth1 Sync CLKMinimum setup time (IO_Update to Sync_CLK) TBD ns Rising edge to rising edge Minimum hold time (IO_Update to Sync_CLK)ns Rising edge to rising edgeMinimum setup time (Profile inputs to Sync_CLK)TBD ns Minimum hold time (Profile inputs to Sync_CLK)nsDATA LATENCY (PIPE LINE DELAY)Pipeline delays for Freq, Phase,Amp changes are programmable to match one another.Matched pipe line of Freq, Phase, Amplitude TBD Sys Clks matched Frequency word to DAC output TBD Sys Clks unmatched Phase Offset word to DAC output TBD Sys Clks unmatched Amplitude word to DAC outputTBDSys ClksunmatchedCMOS LOGIC INPUTSV IH 2.2 V V IL0.6 V Logic 1 Current 3 12 uA Logic 0 Current -12 uA Input Capacitance2pFCMOS LOGIC OUTPUTS (1 mA Load)V OH 2.8 VV OL0.4 VPOWER SUPPLYTotal Power Dissipation- all channels ON, single-tone modeTBDmWMaximum Power Dissipation- all channels, freq accumulatoroutput multiplier ONTBDIavdd – All Channels ON, Single tone modeTBD mA Iavdd – All Ch(s) ON, Freq accum, and output multiplier ON TBD mA Idvdd – All Ch(s) ON, Single tone modeTBD mAIdvdd – All Ch(s) ON, Freq accum, and output multiplier ONTBDmAdvdd_/O TBD mAPower down Mode TBD mAPreliminary Technical DataAD9959Rev. PrB | Page 5 of 9ABSOLUTE MAXIMUM RATINGSTable 2.Parameter Rating Maximum Junction Temperature 150°C DVDD_I/O (Pin 49) 4 V AVDD, DVDD 2 V Digital Input Voltage (DVDD_I/O = 3.3 V) –0.7 V to +4V Digital Output Current 5 mA Storage Temperature –65°C to +150°C Operating Temperature –40°C to +105°C Lead Temperature (10 sec Soldering) 300°C θJA 21°C/W θJC2°C/WStresses above those listed under Absolute Maximum Ratings may cause permanent damage to the device. This is a stress rating only and functional operation of the device at these or any other conditions above those indicated in the operational section of this specification is not implied. Exposure to absolute maximum rating conditions for extended periods may affect device reliability.TERMINATE OUTPUTS INTO AVDD. DO NOT EXCEED OUTPUT VOLTAGE COMPLIANCE.AVOID OVERDRIVING DIGITAL INPUTS.FORWARD BIASING DIODES MAY COUPLE DIGITAL NOISE ON POWER PINS.REF_CLK INPUTS ARE INTERNALLY BIASED AND NEED TO BE AC-COUPLED.OSC INPUTS ARE DCCOUPLEDCMOS DIGITAL INPUTSDAC OUPUTSOSC / REF_CLKINPUTSFigure 1 Equivalent input and output circuitsAD9959Preliminary Technical DataRev. PrB | Page 6 of 9PRODUCT OVERVIEWThe AD9959 consists of four independently programmable DDS channels. The AD9959 features independent frequency, phase, and amplitude control of each channel; this allows for the correction of imbalances due to analog processing such as filtering, amplification, or PCB layout related mismatches. The AD9959 supports frequency sweeping for radar andinstrumentation applications. Since all four channels share a common system clock, they are inherently synchronized. If more than four channels are required, synchronizing multiple AD9959s is a simple task.The AD9959 uses advanced DDS technology which provides low power dissipation with high performance. The device incorporates four integrated high speed 10-bit DACs withexcellent wideband and narrowband SFDR. Each DDS has a 32-bit frequency tuning word, 14-bits of phase offset, and a 10-bit output scale multiplier.Each DAC has it own programmable reference to enable a different full scale current for each channel.Each DDS acts as a high resolution frequency divider with the REF_ CLK as the input and the DAC providing the output. The REF_CLK input source is common to all DDS channels, and can be driven directly, or used in combination with an integrated REF_CLKmultiplier (using a PLL) up to a maximum of 500 MSPS. The REF_ CLK multiplication factor is programmable from 4 to 20, in integer steps. The REF_CLK input features an oscillator which supports either a crystal as a source, or may be bypassed. The crystal frequency must be between 20MHz and 30MHz. The crystal can be used with or without the REF_CLK multiplier.The DAC outputs are supply referenced and must be terminated into AVDD by a resistor, or an AVDD center-tapped transformer. The AD9959 comes in a space-saving 56-lead LFCSP package. The DDS core (AVDD and DVDD pins) must be powered by a 1.8V supply. The digital I/O interface (SPI) operates at 3.3V and requires that the pin labeled “DVDD_I/O” (pin 49) be connected to 3.3V .The AD9959 operates over the industrial temperature range of -40C to +85Preliminary Technical DataAD9959Rev. PrB | Page 7 of 9PIN CONFIGURATIOND V D DD G N D S D I O _1S D I O _2S D I O _3D G N DD V D DI /O _U P D A T ES Y N C _C L KP 3D V D D _ I /OC SS C L KS D I O _0Notes :1) The exposed EPAD on bottom side of package is an electrical connection and must be soldered to ground.2) Pin 49 is DVDD_IO and is tied to 3.3V.AD9959 Preliminary Technical DataRev. PrB | Page 8 of 9Preliminary Technical DataAD9959Rev. PrB | Page 9 of 9ESD CAUTIONESD (electrostatic discharge) sensitive device. Electrostatic charges as high as 4000 V readily accumulate on the human body and test equipment and can discharge without detection. Although this product features proprietary ESD protection circuitry, permanent damage may occur on devices subjected to high energy electrostatic discharges. Therefore, proper ESD precautions are recommended to avoid performancedegradation or loss of functionality.。

PCA9955TW,118;中文规格书,Datasheet资料

LED controllers Voltage-switch drivers, constant-current drivers, and Flash LED driversLEDs are used in a wide range of applications, from low-end status indicators to high-end video displays. System designers often need the ability to control these LEDs, but can’t afford to tie up the system processor to do so. NXP’s LED controllers solve this problem, performing a variety of control tasks while offloading the system processor. Having sent instructions to the LED controller, the processor is free to engage in other tasks or go into a low-power state.NXP’s LED controllers offer a variety of features needed in LED-driving applications. Some of these features include:} Blinking and dimming capability} Pulse-width modulation (PWM) for LED control } Color mixing capabilities} Fast-mode Plus (Fm+) communication channel with data transfer rate of up to 1 Mbps over the I 2C-bus.} Different output drive types (push-pull, open-drain voltage switch or constant-current driver)} Independent control of LEDs } LED status and fault reading } Short-circuit protection} Over-temperature protectionVoltage-Switch DriversVoltage-switch output driver devices control the LED connected to the output pin by switching the connection to ground or supply on or off. A series resistor connected between the LED and the device limits the current that flows through the LED into the device.Voltage-switch devices have the advantage of dissipating the heat outside the device, in the series resistor. Therefore the device is insensitive to heat dissipation and is good for driving multiple LEDs in series, with different forward-bias voltages (V f ), from the same supply.Constant-Current DriversA current-regulated LED driver results in the LED light remaining constant with the supply-voltage fluctuations. NXP constant-current LED drivers are used for low-current luminary lighting applications requiring accurate lightingcontrol independent of supply voltage, temperature, and LED forward-bias voltage.Flash LED DriversNXP Flash LED Drivers are high-efficiency, maximum-output, small footprint devices with touch capability and an indicator LED output feature. These devices are highly integrated with hardware and I 2C interface modes.The devices are classified in three groups: voltage-switch drivers, constant-current drivers, and Flash LED drivers. These groups are discussed below.The LED controllers are supported by application boards and daughter cards, an established manufacturing infrastructure that supports high volumes, and several technical documents. NXP helps system designers make lighting affordable, in everythingfrom indoor consumer electronics and appliances to outdoor decorative lighting.Typical value, measured with V = 5.5 V , no load, V = V or V , and F= 0 KHz.PCA9622 Application ExampleArchitectural LightingMobile Phone Application ExampleCar Radio BacklightApplication SupportFor added application support, NXP offers the following application reports on the LED driver family devices:} AN10579: D riving LED light bars using NXP Solutions/documents/application_note/AN10579.pdf } AN10733: F lash LED App. Note/documents/application_note/AN10733.pdf } AN264: I2C Devices for LED Display Control App. Note /documents/application_note/AN264.pdf } AN10315:L ED Dimmer Board/documents/application_note/AN10315.pdfFor more information, visit /products/led.drivers/NXP offers evaluation modules and demo boards that can be used to develop software and evaluate the performance of the LED controllers and LED Flash drivers.OM6279 – LED Dimmer Demo BoardNXP LED controllers and GPIO in simulated mobile phone application showing RGB LED color mixing, LED blinking and dimming, and backlight LED control applications.OM6281 – PCA9698 Daughter Card for I 2C 2005-1PCA9698 40-bit GPIO with easy access to all 40 I/O pins and several LEDs. Demonstrates using PCA9530 2-bit LED dimmer to dim and/or blink all 40 outputs using the /OE input of the PCA9698.OM6282 – PCA9633 Daughter Card for I 2C 2005-1Demonstrates LED blinking, dimming, and RGBA color mixing using PCA9633 with individual 256-step PWM per channel and global 256-step PWM. Select any of the 64 I 2C addresses with the on-board DIP switch.LED Flash Driver Demo BoardProvides access to the reset, flash, touch and brightnesscontrols of the SSL3250A. The board also has a USB port and GUI software that can be used to control the SSL3250A.OM6275 – I 2C 2005-1 Evaluation BoardEasy experimentation and training module. I 2C-bus connects to LED controllers, other I 2C peripherals, and daughter cards. USB Connection. GUI interface allows direct control of device without programming.OM6276 – PCA9633 Demo BoardEvaluate LED dimming and blinking features of the PCA9633 4-bit (RGBA) PWM LED driver. RJ-45 jack allows seriesconnection to multiple boards to evaluate long-distance Fm+ bus and P82B96./interface© 2010 NXP B.V.All rights reserved. Reproduction in whole or in part is prohibited without the prior written consent of the copyright owner. The information presented in this document does not form part of any quotation or contract, is believed to be accurate and reliable and may be changed without notice. No liability will be accepted by the publisher for any consequence of its use. Publication thereof does not convey nor imply any license under patent- or other industrial or intellectual property rights.Date of release: June 2010Document order number: 9397 750 16950Printed in the Netherlands分销商库存信息: NXPPCA9955TW,118。

射频合成信号源的设计

引言本课题来源于深圳一家公司的科技协作项目，任务是研制短波、超短波通信设备的检测仪器。

检测的内容较多，技术要求较高。

分配给我的具体任务是研制一台数字频率合成信号源，输出频率范围：1～100MHz，频率分辨率：＜1Hz，输出电平范围：-30dBm~7dBm，并能实现AM、FM、FSK、PSK及BPSK等调制功能。

仪器在单片微机控制下工作，且要求做成便携式，则体积、重量和功耗都要尽量地小。

经数月的努力，通过多次方案修正和硬、软件设计与调试，现已完成上述设计要求，且还增加了：扫频、跳频输出功能和外部AM、FM调制功能，圆满地完成了这次毕业设计的任务。

1 主要参数指标及功能说明(1)射频输出频率范围：1Hz~100MHz(2)射频输出电压：-30dBm~7dBm(3)频率分辨率：1Hz(4)输出阻抗：50Ω(5)射频AM内调制：调制频率1KHz，调制度30%(6)射频FM内调制：调制频率1KHz，频偏5KHz(7)PSK、FSK调制功能(8)扫频功能(9）跳频功能（10）外部AM、FM调制2 方案论证2.1 DDS 合成芯片选择为了满足全部设计要求，选用一片最合理的DDS芯片极为重要。

AD9852、AD9954的比较：两者都满足功能要求，但AD9954具有体积少、功耗仅有200MW显著优点，优选AD9954。

2.2 单片机与DDS芯片接口电路设计2.2.1采用单片机AT89C55直接和DDS芯片AD9954接口，这样接口电路虽然简单、调试方便，但由于单片机AT89C55与AD9954是串行数据传输，由单片机AT89C55内部程序实现数据并串转换无法满足进行AM、FM调制数据传输速率。

2.2.2在单片机AT89C55和DDS芯片AD9954之间采用CPLD芯片EPF7064做接口转接，单片机以并行数据传输，并行数据到串行数据的转换由EPF7064内部设计的硬件电路完成。

2.3 单片机其他外围电路为建立良好的人机交互能力，系统显示采用LCD液晶显示模块，与LED数码管显示来得更形象、更直接，可为用户大量的系统运行信息；要使系统具有可操作性，系统采用自制4*4矩阵键盘，实现频率值输入、工作模式切换。

AD9952 Evaluation Board Datasheet说明书

功能框图图1.DC/PHASE CORRECTION DC/PHASE CORRECTIONC SS C L KS D I OSERIAL PORT INTERFACE15141323892325262838VPOS_3P3DECL1TO DECL4211119303136273340101VPOS_5VLDO VCOLDO 2.5VRFIN0RFIN12922POLYPHASE FILTERLOIN–REFINLOIN+I+I–Q–Q+QUAD DIVIDERPLL343935547611990-001Rev. ADocument FeedbackInformation furnished by Analog Devices is believed to be accurate and reliable. However , no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Speci cations subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. T rademarks and registered trademarks are the property of their respective owners.One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2013–2014 Analog Devices, Inc. All rights reserved. Technical Support 695 MHz 至2700 MHz 正交解调器，集成小数N 分频PLL 和VCOADRF6820产品特性集成小数N 分频PLL 的I/Q 解调器RF 输入频率范围：695 MHz 至2700 MHz 内部LO 频率范围：356.25 MHz 至2850 MHz 输入P1dB ：14.5 dBm (1900 MHz RF) 输入IP3：35 dBm (1900 MHz RF) 可编程HD3/IP3调整单刀双掷(SPDT) RF 输入开关RF 数字步进衰减范围：0 dB 至15 dB集成式RF 可调谐巴伦，支持单端50 Ω输入多核集成式VCO解调1 dB 带宽：600 MHz 4个可选基带增益和带宽模式数字可编程LO 相位失调和直流零点可通过三线式串行端口接口(SPI)进行编程 40引脚、6 mm x 6 mm LFCSP 封装应用蜂窝W-CDMA/GSM/LTE 数字预失真(DPD)接收器微波点对点无线电概述ADRF6820是一款高度集成的解调器和频率合成器，非常适合用于下一代通信系统中。

c51单片机驱动AD9954的程序及调试笔记

c51单片机驱动AD9954的程序及调试笔记2009年寒假前几天，第一次用51单片机写AD9954程序，仔细读了一遍datasheet、并参考前面同学的示例程序之后，只简单的实现了单频输出（Single-tone Mode）。

一开始调试，先要正确控制SYNC_CLK，因为这个输出引脚就是内部DDS时钟的4分频（假设DDS时钟最高为400MHz，那么SYNC_CLK此时应当输出100MHz；反之，通常用SYNC_CLK来推测DDS系统时钟）。

前提是必须复位Control Function Register No.1（CFR1：0x00）中的bit1（SYNC_CLK Disable）。

然后根据输入时钟的频率正确设置CFR2中的倍频系数REFCLK Multiplier和VCO Range（0：100~250MHz；1：250~400MHz）。

只要外部电路没什么错的地方，SYNC_CLK 一般都OK了。

用了才发现，AD9954真的还不错，400MHz的系统时钟就先不说了，居然可以用控制字Amplitude Scale Factor (ASF：0x02)调节输出信号的幅度，前提是打开CFR1中的OSK Enable。

并且14bit的长度也能够达到足够高的幅度控制精度了。

当时作信号源的时候，还用外接AD835+TLV5638控制幅度，现在想来真是憨啊。

还有就是，输出信号的相位可调。

控制字Phase Offset Word(POW0 0x05)中含有14bit的相位偏移控制字，因此相位调节的精度也是相当高的，可达360°/16384 = 0.022°，在大多数情况下肯定够用，比AD9851的5bit控制字（360°/32 = 11.25°）强多了。

具体见程序1。

然后想尝试一下线性扫频功能（Linear-sweeping Mode），调了一整天都没出来，然后就放假回家了。

AD公司DDS芯片选型

概述随着微电子技术的飞速发展，目前高性能的DDS产品不断推出，主要有AD、Qualcomm、Sciteg和Stanford等公司单片电路。

Qualcomm公司推出了DDS系列：Q2220、Q2230、Q2334、Q2240、Q2368，其中Q2368的时钟频率为130MHz，分辨率为0.03Hz；美国AD公司也相继推出了他们的DDS系列：AD59*系列；AD983*系列；AD9850、AD9851、可以实现线性调频的AD9852、两路正交输出的AD9854；面向测试与测量设备、无线基站以及安全通信设备等应用的AD9912；低功耗、低成本的AD9913；AD995*系列，具有低功耗，时钟速率400MHz、集成的14位DAC、片上RAM、相位补偿、幅度控制和多芯片同步等功能，AD9951、带高速比较器的AD9952、带RAM允许非线性相位/频率扫描的AD9953；有内置高速比较器、RAM和自动线性频率扫描的AD9954、两路直接数字合成器件AD9958、四路直接数字合成)器件AD9959。

以及DDS为核心的QPSK调制器AD9853、数字上变频器AD9856和AD9857。

AD公司的DDS系列产品以其较高的性能价格比，目前得到了极为广泛的应用应用。

AD公司DDS芯片选型表1 DDS 原理简介直接数字频率合成（DDS ）是从相位概念出发直接合成所需波形的一种频率合成技术。

一个典型的直接数字频率合成器由相位累加器、加法器、波形存储ROM 、D/A 转换器和低通滤波器（LPF ）构成。

DDS 的原理框图如图1所示。

图1 DDS 原理框图其中K 为频率控制字、P 为相位控制字、c f 为参考时钟频率、N 为相位累加器的字长、D 为ROM 数据位及D/A 转换器的字长。

相位累加器在时钟c f 的控制下以步长K 作累加，输出的N 位二进制码与相位控制字P 相加后作为波形ROM 的地址，对波形ROM 进行寻址，波形ROM 输出D 位的幅度码S(n)经D/A 转换器变成阶梯波S(t)，再经过低通滤波器平滑后就可以得到合成的信号波形。

AD 芯片资料中文版

AD9954- Direct Digital Synthesizer400 MSPS 14-Bit, 1.8 V CMOS功能： (2)应用 (2)概述 (2)AD9954电气特性 (3)最大操作范围 (4)Table 2. (4)管脚定义 (4)管脚功能描述 (4)典型的性能特性 (6)原理 (7)器件块 (7)控制寄存器位描述 (10)Other Register Descriptions 其他寄存器描述 (14)Programming AD9954 Features-- AD9954编程特性 (18)SERIAL PORT OPERATION串口操作 (19)INSTRUCTION BYTE指令字节 (20)SERIAL INTERFACE PORT PIN DESCRIPTION串行接口管脚描述 (20)MSB/LSB TRANSFERS (20)RAM I/O VIA SERIAL PORT (21)Power-Down Functions of the AD9954 AD9954省电功能 (21)功能：400MSPS 内部时钟集成14位DAC可编程相位/幅度抖动 32位控制字相位噪声小于等于-120dbc/Hz@1kHz(DAC 输出)出色的动态性能>80db SFDR@160MHz （偏离100KHz ）串行I/O 口控制超高速模拟比较器自动线性和非线性扫频能力 4种频率/相位偏移坡面 1.8v 电压供电软件或者硬件控制休眠内部集成1024字节*32位RAM 大多数输入口支持5v 电平PLL REFCLK 乘法器（4倍-20倍）单晶振驱动内部时钟相位调制能力多芯片同步应用敏捷LO 频率输出可编程的时钟发生器雷达和扫频系统中的FM 啁啾源自动雷达测试和测量设备声光设备驱动概述AD9954具有一个14位DAC 最高达400 MSPS 的DDS 。

AD9954使用了先进的DDS 技术，内部集成高速，高性能的DAC 形成数字可编程，完整的高频合成器，能产生高达200MHz 模拟正弦波的能力。

AD9914芯片功能简介

AD9914芯片功能简介
AD9914引脚图
AD9914是一款DDS芯片，内部集成了锁相环，但是需要外接环路滤波器。

众所周知，DDS芯片需要系统时钟，AD9914的系统时钟可由外部直接提供，也可以由内部锁相环产生。

这两种方式提供的时钟，在频率上是有区别的，印象里PLL提供时钟2.4~2.5GHz，而外部直接提供的，忘了，好像最高3.5G吧，大家可看AD9914的datasheet。

如果用PLL提供系统时钟，则需要外部提供一个参考时钟，可以是单端也可以是差分，具体接口电路可参阅datasheet。

后面的工作就是配置内部寄存器了。

写寄存器，通过单片机的SPI通信，如果不读的话，两根线就可以满足写入。

一个是data，一个是clk。

印象里需要5个字节，第一个字节包括地址和写命令，后面四个字节32位是具体的寄存器值。

AD9914有多种工作模式，用过的是小数分频好像，就是有AB两个寄存器，其中一个是分子一个是分母……然后写好频率字，幅度字和相位字即可。

幅度字和相位字直接写入profile寄存器，频率字的AB 是占用斜坡发生器什么的地址。

单片机SPI设置好，寄存器内容写好，但是AD9914可能还是不出数据，这时候貌似要检查外部省电模式引脚了。

AD9914功能很强大，可在MCU控制下实现频率幅度相位可控可调。

外围电路也没什么复杂的，有PLL环路滤波的，有电源滤波的，有串并行数据输入选择的，有profile寄存器选择的……最后，差分输出，接一个传输线变压器把差分变单端就行，差分输出那块，接个上拉电阻，到3.3V就行~。

ad9954编程注意事项和寄存器介绍

关于这篇翻译的几点申明1.翻译参与人员是成都信息工程学院的王堃邓练王继承。

2.由于能力和时间有限，只翻译了自己觉得对我们这次培训有用的部分。

其它部分希望有兴趣的人自己查阅PDF.3.这个翻译是基于AD公司的AD9954的PDF的，翻译了部分页数的部分内容。

有部分内容由于在一个“AD9954中文“的PDF上有了说明，我们就没有再翻译，有需要可以联系我们。

4.这篇文章是翻译来我们自己查阅用的，如果你在使用这个文档的所产生的问题责任由你自己负责，所有错误都是因为你不自己看PDF!!:-)5.不需要感谢，只需要大家在传阅这篇翻译的时候不要删除这几点申明。

6.有任何问题可以联系我们QQ:王堃4164162邓练16519653王继承4051170247.时间：2007-8-118.地点：成都信息工程学院高频培训实验室几个核心词汇的解释：（PDF13,14页）参考频率：REFCLK InputAD9954有几种生成内部系统时钟的方式，片上的振荡环路可以通过外部的时钟输入引脚链接的晶振产生一个低频参考信号。

系统时钟可以通过内部的一个锁相倍频使低频的输入信号生成一个低频信号源的供给系统高采集率的DDS和DAC使用。

为了得到最好的效果，外部晶振要尽量稳定，无噪声。

通过对CLKMODESELECT引脚，CFR1<4>和CFR2<7:3>的设置可以设定系统的时钟工作模式，需要注意这些引脚只支持1.8v的逻辑电压，不支持3.3v的逻辑电压。

CLKMODESELECT引脚为高的的时候，激活了内部震荡回路，通过外部晶振输入的频率，系统产生一个缓冲过的信号。

当内部时钟被禁用时，外部晶振必须提供一个参考频率，对于不同的操作，如果是单端输入参考频率的话，应该在不用的引脚和模拟VCC之间连接一个0.1uf的电容。

有了这个电容，时钟输入引脚的偏斜电压（bias voltage）会是1.35V.5号框图是对时钟工作模式设置的总结。

AD9959数据手册部分内容中文翻译

AD9959数据手册部分内容中文翻译AD9959数据手册（部分）GENERAL DESCRIPTION概述The AD9959 consists of four direct digital synthesizer (DDS) cores that provide independent frequency, phase, and amplitude control on each channel. This flexibility can be used to correct imbalances between signals due to analog processing, such as filtering, amplification, or PCB layout-related mismatches. Because all channels share a common system clock, they are inherently synchronized. Synchronization of multiple devices is supported. The AD9959 can perform up to a 16-level modulation of frequency, phase, or amplitude (FSK, PSK, ASK). Modulation is performed by applying data to the profile pins. In addition, the AD9959 also supports linear sweep of frequency, phase, or amplitude for applications such as radar and instrumentation.AD9959含有四个直接数字频率合成器（DDS），提供各通道独立的频率、相位和振幅控制。

AD9954与PLL结合

AD9954与PLL结合0 引言频率合成技术作为现在电子系统中的一种关键技术，已广泛应用于通信、雷达、电子对抗、定位导航、广播电视、遥测遥控、仪器仪表等许多领域并得到了快速的发展，它是用一个或多个高稳定、高精确度的标准频率源作为参考，通过对频率进行加、减、乘、除等一系列变换，从而产生同样高稳定度和精确度的大量离散频率的技术。

频率合成器的实现方式有4种：直接模拟频率合成器(DAS)、锁相环频率合成器(PLL)、直接数字频率合成器(AD9954)和混合结构(PLL+AD9954)。

其中，第1种已很少使用，第2～4种都有广泛的使用。

应根据频率合成器的使用场合、指标要求确定具体使用哪种方案。

随着电子技术的不断发展，各类电子系统对频率合成器的要求越来越高，对相位噪声、频率转换时间、频率分辨率、相对工作带宽、体积及功耗等多种指标也提出了更高的要求。

在某项课题研究中，根据接收机的结构，接收机需要频综部分提供一个1 514 MHz(77 200 MHz／51△1 514 MHz)的下变频本振信号，为实现载波同步，需要快速地调整下变频本振信号的频率、相位，其频率调整X围不大，在10 MHz以内。

如果单独选用锁相环频率合成器(PLL)，那么可实现结构简单、体积小、易于集成、调试方便、杂散低等优点，但是频率转换时间相对较长，而直接数字频率合成器(AD9954)是一个全数字化的系统，具有易于集成、极快的跳频速度、极高的频率分辨率和频率切换时相位连续等优点，缺点就是杂散比较大、输出频率低。

所以根据这两种频率合成器的特点，本文采用AD9954和PLL相结合，利用AD9954作为参考信号源，以AD9954激励PLL的频率合成方案。

1 系统原理以AD9954激励PLL的基本原理组成框图如图1所示，采用高稳定的石英晶体振荡器作为AD9954的参考时钟源；通过FPGA把频率控制字和相位控制字写入AD9954内部的寄存器中，AD9954便可以产生一个频率和相位都可编程控制的模拟正弦波输出；然后把AD9954的输出信号作为PLL的参考信号；最后根据期望输出的信号频率，设定分频器的分频比N，便得到了频率为AD9954输出频率N／R倍的时钟信号。