ch05-4康华光 《数字电子技术》第六版
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在VerilogHDL中对锁存器与 触发器的描述语句是不同的
CP
5.4 触发器的电路结构和工作原理 5.4.1 主从D触发器的电路结构和工作原理
1. 电路结构 主锁存器与从锁存器结 构相同 TG1和TG4的工作状态相同
G2 D 主锁存器 C G1 TG1 C C TG2 Q C G3 TG3 C C TG4 从锁存器 Q Q
SD
H H
RD
HFra Baidu bibliotekH
具有直接置1、直接置0，正边沿触发的D功能触发器
5.4.3 主从D触发器的动态特性
动态特性反映其触发器对输入信号和时钟信号间的时间要求， 以及输出状态对时钟信号响应的延迟时间。
保持时间 脉冲宽度
tSU tPL
H
建立时间 D
tH tW Tcmin tPHL
C D
C1 1D
Q Q
C P Q Q
触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号
5.4.2 典型主从D触发器集成电路
74HC/HCT74 中D触发器的逻辑图
C TG1 D TG G1 C C C CP C TG2 TG C C C TG3 TG C TG4 TG C G3 Q Q
RD SD
G2
G4
74HC/HCT74的逻辑符号和功能表 74HC/HCT74的功能表 输
G2 G3
1
Q R G6
D 信号进入触发器,为状态刷新作好准备
G4
D
当CP 由0 跳变为1
Q n 1 D
在CP脉冲的上升沿，触法器按此前的D信号刷新
G1
D
S
1
G5
G2 CP G3
D D
R
0
Q
0
G6
1Q
D
0
G4
D
当CP =1 D信号不影响 S 、 R 的状态，Q的状态不变
G1 Y1
置 1 维持线
C
C
Q
G4
TG2和TG3的工作状态相同
CP
C C
2. 工作原理
主锁存器 C C G1 D TG1 C C TG2 Q G3 TG3 C C TG4 从锁存器 Q Q
(1) CP=0时:
C =1，C=0，
C CP C
C
C
Q G2
G4
TG1导通，TG2断开——输入信号D 送入主锁存器。
Q跟随D端的状态变化，使Q=D。
S G2 CP G3 置 0 阻塞线 R
G5 Q
Q G6
置 1 阻塞、置 0 维持线
D
G4
Y4
在CP脉冲的上升沿到来瞬间使触发器的状态变化
5.4 触发器的电路结构和工作原理
5.4.1 主从D触发器的电路结构和工作原理 5.4.2 典型主从D触发器集成电路
5.4.3 主从D触发器的动态特性
5.4.4 其他电路结构的触发器
5.4 触发器的电路结构和工作原理
1. 锁存器与触发器 锁存器在E的高(低)电平期间 对信号敏感
E E
CP
触发器在CP的上升沿(下降 沿)对信号敏感
5.4.4 其他电路结构的触发器
1. 维持阻塞触发器
G1
Q1
响应输入D和 置 0维持线 CP 信号
G2 CP G3
Q2 S
G5 Q
根据 S R 确定 触发器的状态
Q3
R G6
Q
D
Q4
G4
2、工作原理 CP = 0
G1
D 1
S G5 Q
Q4= D Q1 = D
0
Qn+1=Qn D信号存于Q4
D CP
传输延时时间
tPHL
tPLH
传输延时时间
建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触 发器状态得到正确的转换。 保持时间tH ：保证D状态可靠地传送到Q 触发脉冲宽度tW ：保证内部各门正确翻转。 传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态 稳定建立起来的时间 最高触发频率fcmax ：触发器内部都要完成一系列动作，需要 一定的时间延迟，所以对于CP最高工作频率有一个限制。
TG3断开，TG4导通——从锁存器维持在原来的状态不变。
2. 工作原理 (2) CP由0跳变到1 :
主锁存器 C G1 D TG1 C C TG2 Q C G3 TG3 C C TG4 从锁存器 Q Q
C =0，C=1，
C CP C
C
C
Q G2
G4
TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 TG3导通，TG4断开——从锁存器Q的信号送Q端。
1S 1 C D 1D P 1R D 2S 2 C D 2D P 2R
D
S C1 1D R S C2 2D R
国标逻辑符号
1Q 1Q 2Q 2Q
SD
L H L
RD H L L
入 CP × × × CP ↑ ↑
输 出 D × × × D L H Q Q H L L H H H Qn+1 Q n1 L H H L
CP
5.4 触发器的电路结构和工作原理 5.4.1 主从D触发器的电路结构和工作原理
1. 电路结构 主锁存器与从锁存器结 构相同 TG1和TG4的工作状态相同
G2 D 主锁存器 C G1 TG1 C C TG2 Q C G3 TG3 C C TG4 从锁存器 Q Q
SD
H H
RD
HFra Baidu bibliotekH
具有直接置1、直接置0，正边沿触发的D功能触发器
5.4.3 主从D触发器的动态特性
动态特性反映其触发器对输入信号和时钟信号间的时间要求， 以及输出状态对时钟信号响应的延迟时间。
保持时间 脉冲宽度
tSU tPL
H
建立时间 D
tH tW Tcmin tPHL
C D
C1 1D
Q Q
C P Q Q
触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号
5.4.2 典型主从D触发器集成电路
74HC/HCT74 中D触发器的逻辑图
C TG1 D TG G1 C C C CP C TG2 TG C C C TG3 TG C TG4 TG C G3 Q Q
RD SD
G2
G4
74HC/HCT74的逻辑符号和功能表 74HC/HCT74的功能表 输
G2 G3
1
Q R G6
D 信号进入触发器,为状态刷新作好准备
G4
D
当CP 由0 跳变为1
Q n 1 D
在CP脉冲的上升沿，触法器按此前的D信号刷新
G1
D
S
1
G5
G2 CP G3
D D
R
0
Q
0
G6
1Q
D
0
G4
D
当CP =1 D信号不影响 S 、 R 的状态，Q的状态不变
G1 Y1
置 1 维持线
C
C
Q
G4
TG2和TG3的工作状态相同
CP
C C
2. 工作原理
主锁存器 C C G1 D TG1 C C TG2 Q G3 TG3 C C TG4 从锁存器 Q Q
(1) CP=0时:
C =1，C=0，
C CP C
C
C
Q G2
G4
TG1导通，TG2断开——输入信号D 送入主锁存器。
Q跟随D端的状态变化，使Q=D。
S G2 CP G3 置 0 阻塞线 R
G5 Q
Q G6
置 1 阻塞、置 0 维持线
D
G4
Y4
在CP脉冲的上升沿到来瞬间使触发器的状态变化
5.4 触发器的电路结构和工作原理
5.4.1 主从D触发器的电路结构和工作原理 5.4.2 典型主从D触发器集成电路
5.4.3 主从D触发器的动态特性
5.4.4 其他电路结构的触发器
5.4 触发器的电路结构和工作原理
1. 锁存器与触发器 锁存器在E的高(低)电平期间 对信号敏感
E E
CP
触发器在CP的上升沿(下降 沿)对信号敏感
5.4.4 其他电路结构的触发器
1. 维持阻塞触发器
G1
Q1
响应输入D和 置 0维持线 CP 信号
G2 CP G3
Q2 S
G5 Q
根据 S R 确定 触发器的状态
Q3
R G6
Q
D
Q4
G4
2、工作原理 CP = 0
G1
D 1
S G5 Q
Q4= D Q1 = D
0
Qn+1=Qn D信号存于Q4
D CP
传输延时时间
tPHL
tPLH
传输延时时间
建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触 发器状态得到正确的转换。 保持时间tH ：保证D状态可靠地传送到Q 触发脉冲宽度tW ：保证内部各门正确翻转。 传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态 稳定建立起来的时间 最高触发频率fcmax ：触发器内部都要完成一系列动作，需要 一定的时间延迟，所以对于CP最高工作频率有一个限制。
TG3断开，TG4导通——从锁存器维持在原来的状态不变。
2. 工作原理 (2) CP由0跳变到1 :
主锁存器 C G1 D TG1 C C TG2 Q C G3 TG3 C C TG4 从锁存器 Q Q
C =0，C=1，
C CP C
C
C
Q G2
G4
TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 TG3导通，TG4断开——从锁存器Q的信号送Q端。
1S 1 C D 1D P 1R D 2S 2 C D 2D P 2R
D
S C1 1D R S C2 2D R
国标逻辑符号
1Q 1Q 2Q 2Q
SD
L H L
RD H L L
入 CP × × × CP ↑ ↑
输 出 D × × × D L H Q Q H L L H H H Qn+1 Q n1 L H H L