PLL 锁相环的ADS 仿真

（4） N是环路的分频比，即θb=θo/N（fbak=fout/N）； 因此锁相环的开环传递函数为：
Gk (s)
=
θb θi
=
Kd
i
Z(s) i
Kv s
iபைடு நூலகம்
1 = Kd Kv Z(s) N Ns
闭环传递函数为：
（1）
Φ(s) = G(s) = NKd KvZ (s) 1 + Gk (s) Ns + Kd Kv Z (s)
变，迫使fout变化到对应的频率，以保证fbak与fref相等。也就是说，我们可以通过改变fref使fout 变化到我们希望的频率，同时fout还能够自动跟踪fref的变化，这个特点使PLL能够用作频率合 成器和调制/解调器。
2.锁相环性能参数
锁相环系统有以下几个较为重要的技术指标：
⑴频率准确度： 实际输出频率fout与标称输出频率fo之差，一般由分频数N与参考源fref 决定；
(C1
+
C2
)s2
(1
+
R2C1C2 C1 + C2
s)
（5） （6）
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Z(s)
Icp
uc
R2 C1
C2
图 4 2 阶无源环路滤波器
令 T1
=
R2C1C2 C1 + C2
, T2
=
R2C2 ，把上式的
s
换成
jω，则有
Gk ( jω) = −
Kd Kv (1 + jωT2 ) NC1ω2 (1 + jωT1)
i
T1 T2
从上式可看出系统的相位函数为：
（7）
ϕ[Gk ( jω)] = arctanT2ω − arctanT1ω − π
（8）
为了保证环路的稳定，通常我们期望在开环增益降为 0dB（ω=ωc）时系统具有最大相 位裕度（取 45°），即该点是相位曲线的拐点，因此可得
我们的设计目标是：采用无源 3 阶环路滤波器，系统环路带宽为ωc=10kHz（环路带宽 通常设置为鉴相频率fref的 1/20 左右），相位裕度为γ=45°~50°。
1. 计算环路滤波器
启动 ADS，新建工程：ADS_PLL_prj。接着我们在弹出的原理图的菜单栏中选择 DesignGuide→PLL→Select PLL Configuration，这时会弹出选项卡，根据我们的设计依次 选择如下：
设一窄带项目采用 PLL 芯片为 ADF4111，各个系统模块的参数如下： ⑴ VCO 输出频率： 900MHz±10MHz； ⑵ VCO 压控增益： 12MHz/V； ⑶ VCO 相位噪声： -30dBc/Hz@10Hz，-80dBc/Hz@1kHz，-120dBc/Hz@100kHz，噪
底为-140 dBc/Hz； ⑷ 参考源频率： 10MHz； ⑸ 参考源相位噪声：-90dBc/Hz@10Hz，-130dBc/Hz@1kHz，-145dBc/Hz@100kHz，
图 5 ADF4111 功能框图 以下是 ADF4111 的一些性能参数，详见数据手册： ⑴ RFINA为射频信号输入口，其信号来自VCO，该端口能接受的输入频率范围是 80
MHz ~1200MHz，3V供电时输入信号的幅度范围-15dBm~0 dBm； ⑵ REFIN为参考信号输入口，其信号来自参考源（如TCXO），该端口能接受的输入频
γ = π + ϕ[Gk ( jωc )] = 45
（9）
dϕ[Gk ( dω
jω
)]
|ω
=ωc
=
0
根据定义，开环增益在ωc处降为 0dB，即
（10）
Gk (ωc ) = 1
（11）
由上面三个式子（9）、（10）和（11）即可算出环路滤波器各个元器件的值。由于环路滤波 器的计算过于复杂，一般不会采用手工计算，通常我们会借助各种仿真软件来求解。
率范围是 5 MHz ~104 MHz，输入幅度要求至少为-5 dBm； ⑶ 鉴相器能接受的最大的输入频率为 55 MHz，因此需要确保分频后fref和fbak不超过该
值；
⑷ 电荷泵电流Icp可通过写寄存器控制，一共有 8 档，其范围由外部电阻Rset决定； ⑸
下面以一实际案例来讲解如何利用 ADS 计算合适的环路滤波器并估算其锁定时间和相 位噪声。
下面以 2 阶无源环路滤波器（图 4）为例来讲解各元件值的求解过程，因计算过程较为 繁琐，这里只给出求解方法，并不进行实际的运算。
该滤波器的传输函数为
Z(s) =
R2C2s + 1
R2C1C2s2 + (C1 + C2 )s
则锁相环系统的开环传递函数为
Gk
(s)
=
Kd Kv (1 + R2C2s)
N
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⑷频率范围： 锁相环系统输出频率的范围，该指标由 VCO 频率范围和锁相环芯片 内的分频器共同决定；
⑸换频时间： 锁相环系统输出信号从一个频率切换到另一个频率时，其输出从突变 到重新进入稳定状态所用的时间，该指标由系统阻尼系数和环路带宽 决定；
θi +
θe
-
θb
鉴相器 PD
Kd
低通滤波器 LPF
压控振荡器 VCO
uc
θo
Z(s)
Kv/s
分频器
Div
1/N
图 2 电荷泵锁相环的系统框图
其中（1）
Kd是鉴相器与电荷泵的鉴相增益， Kd
=
I cp 2π
，Icp为电荷泵的充放电电流；
（2） Z(s)是环路滤波器的传输函数；
（3） Kv是VCO的压控增益，单位是弧度/伏；因为VCO是一个积分环节，所以它的 传输函数分母中含有一个积分算子s；
典型的锁相环开环传递函数伯德图为：
（2）
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L(Gk)/(dB) 20logK 0
-20dB/dec -40dB/dec -20dB/dec
ωc
f (Gk)/(°) 0
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频率合成器
图6 查看环路频率响应
图7
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ADF4111 的鉴相器基于电荷泵结构
图8
采用无源 3 阶环路滤波器，此时系统 为 4 阶系统
图9 选择完毕后，点击 OK 进行确认，系统会根据这些选项自动为我们生成如下的仿真原理图模 板：
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低通滤波器（LPF）： 对鉴相器输出的电压进行滤波，为 VCO 提供干净的控制电压，同时
为系统提供一定的稳定裕量，该低通滤波器也称为环路滤波器。
PLL是一个频率/相位的自动控制系统：假如fout偏离期望的频率，则fbak会与fref产生一定 的频差，此时鉴相器会根据该频差输出对应的控制电压去迫使fout回到期望的频率；当fref变 化时，鉴相器的两个输入频率会产生一定的频差，接着鉴相器输出电压会随频差的大小而改
图 1 锁相环基本框图
压控振荡器（VCO）： 产生射频信号。其输出频率受到控制电压的影响，大多数 VCO 的输
出频率随控制电压升高而升高，即具有正斜率；
分频器（Div）：
对 VCO 的输出频率进行分频，使频率降下来以便于处理；
鉴相器（PD）：
对输入的参考频率（相位）fref和分频后的fbak进行比较，根据频率（相 位）之差产生对应的输出电压；
（4）
其中，L(Gk)=20logGk 。 工程中，系统的幅值裕度一般会设计为>6dB，即系统开环增益再变大 2 倍也不会到达
不稳定状态。而相位裕度一般要求为 30°~60°，通常取 45°。若相位裕度加大，系统响应 的过渡过程会变长。
3.环路滤波器的计算
在实际的工程应用中，分频器、鉴相器与电荷泵这三部分都已经被封装于锁相环 IC 里， 工程师所需要做的基本上只是根据系统要求计算出合适的环路滤波器并调试。
ω/(rad/s) 幅值裕度
ωg
ω/(rad/s)
-90
相位裕度γ -180
图 3 锁相环开环传递函数的伯德图 图中，ωc为环路增益降为 0dB时的频率，即通常所说的环路带宽。幅值裕度和相位裕 度是描述系统稳定程度的两个关键参数，定义如下：
幅值裕度 = −L[Gk (ωg )]
（3）
相位裕度=γ = 180 + ϕ(ωc )
⑵频率稳定度： 在一定时间间隔内，频率的相对变化程度(f-fo)/fo，单位一般为ppm
⑶频率精度：
（10-6）或ppb（10-9），该指标一般由参考源fref决定； 相邻两个输出频率的最小间隔，对于整数分频，其频率精度等于fref； 对于小数分频，其频率精度可为任意小；
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锁相环实例与仿真
本节使用ADI公司的锁相环芯片ADF4111 作为例子来讲解。该芯片为整数分频芯片，其 数据手册读者可到以下网址下载：http://www.analog.com/zh。下图为ADF4111 的功能框图：
⑹频谱纯度： 该指标由输出信号的相位噪声和杂散来衡量，带内相位噪声主要由参 考源、鉴相器和电荷泵决定，带外相位噪声主要由 VCO 决定。
我们使用的锁相环芯片的鉴相器输出通常是基于电荷泵结构的，因此下面均以电荷泵锁 相环为例进行讲解。对于基于电荷泵结构的锁相环，其锁定或接近锁定时可近似等效为一个 线性的反馈系统，其系统框图如下：
噪底为-150 dBc/Hz； ⑹ 系统频率间隔： 200kHz； 由于 ADF4111 是整数分频芯片，因此鉴相频率应选为系统频率间隔，即 200kHz，则参
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考分频器的分频比应设置为 50，射频分频器的分频比应设置为 4500±50；芯片的电荷泵电 流我们选取典型值 5mA。
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PLL 锁相环的 ADS 仿真
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说明
这是本人的一点学习总结，希望对初学锁相环/合成器的学弟学妹 们有用。锁相环技术是基于反馈理论的，因此学习锁相环/合成器最 好先学习《自动控制》。
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图 10 PLL 环路响应仿真模板 原理图分为 5 个部分，其中：1. 用于仿真系统闭环特性；
2. 变量设置区，用于设置环路各个参数； 3. 用于仿真系统开环特性； 4. 用于仿真环路滤波器频率响应，求得的 Filt_out 被用作计算
的中间值； 5. 仿真所需的仿真器、优化器、优化目标及公式编辑器。 我们先来看第 1 部分：
图 11 鉴相增益、滤波器器件值、VCO 压控增益和分频值等各模块的参数都被设置成变量，统一 放在第 2 部分的变量设置区内进行设置。信号源不需要设置。
第 3 和第 4 部分情况与第 1 部分类似，我们不需要做任何改动。 第 2 部分是环路参数配置区，我们需要根据实际的系统参数和设计目标做一些改动。改 动后如下图所示：
本人只是应用工程师，不是做理论的，理论知识比较欠缺，所以 有不对的地方请大家指正~~
最后希望大家尊重知识，请不要用于商业用途。
2009 年 2 月 上海
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锁相环基础
在通信系统中产生可变的本振信号（LO）的方法有以下几种：倍频/混频、直接数字频 率合成（DDS）和锁相环技术（PLL）。其中倍频/混频方法杂散较大，谐波难以抑制；DDS 器件工作频率较低且功耗较大，而 PLL 技术相对来说具有应用方便灵活与频率范围宽等优 点，是现阶段主流的频率合成技术。
目前生产 PLL 芯片的知名厂商有：模拟器件公司（ADI）、美国国家半导体公司（NS）、 德州仪器（TI）等。他们的代表型号分别有 ADF4111（ADI）、LMX2346（NS）、TRF3750 （TI）。
1.基本工作原理
锁相环包括四个基本模块：压控振荡器（VCO）、鉴相器（PD）、分频器（Div）和环路 滤波器（LPF），如下图