数字定时控制器电子技术课程设计

北京理工大学电子技术课程设计

数字定时控制器

第 1 章设计任务及要求

1．1 设计任务及要求

设计一个具有数字钟功能的数字定时控制器

1 、计时显示范围要求自00 时00 分00 秒到23 时59 分59 秒

2 、具有校时功能，可对小时、分、秒分别进行校准3、要求预选时刻到达时

被控对象连续响10 秒，蜂鸣器在10 秒内断续鸣叫5 次，即响1 秒停1 秒

第 2 章课题分析及EDA 仿真分析

2.1设计方案与分析整体分为震荡电路、计时电路、校时电路、闹钟电路、分频电路用振荡电路产生2Hz 信号，来实现时钟的计时脉冲时分秒计时电路分别用24进制、60 进制、60 进制计数器完成，通过分频得到1Hz信号，周期即1秒，从而实现24 小时计时功能

校时电路用4 位状态移位寄存器实现，分别实现计时-校时-校分-校秒闹钟电路用与非门将需要的时刻译码，与0.5Hz 相与，使得在两秒周期内，响一秒、断一秒

分频电路产生2Hz信号供校时、0.5Hz 供闹钟电路其基本逻辑框图如图2-1

所示。

图 2-1 数字时钟电路结构图

计时电路工作时，通过分频得到的1Hz 信号作为秒的脉冲输入，当秒计数器计数满60 时，输出进位脉冲，送至分计数器计数，同时对秒清零。当分计数器计数满60 时，输出进位脉冲，送至时计数器计数。当时计数器计数满24 时，输出清零脉冲，分别送至秒、分、时计数器的清零端完成清零，开始新一天的计时。

2.2电路的仿真与论证

2.2.1振荡电路由于通过三五定时器产生脉冲信号没有晶振稳定，且实验室没有555 定时器，所以采用晶振电路。

振荡电路采用晶振电路，如图，4060 为14 级二进制串行计数器，可以将32.768HZ 进行14 分频，得到2HZ。

晶振电路结构如图2-2

2.2.2分频电路

振荡电路获得2HZ的方波信号后，需要将其进行分频，得到1HZ、

0.5HZ 。采用74LS160 作为分频器，74LS160 是8421 编码的10 进制计数器，将其功能设定为计数功能，把2HZ的信号输出到CLK 管脚，则其QA管脚便输出1HZ 的方波信号，QB管脚输出0.5HZ 的方波信号，仿真结果如图2-3

2.2.3时、分、秒计时电路

计时功能由6 片74LS160 实现，秒位由两片构成60 进制，各位的作为十进制，进位信号给十位；将十位的QB、QC相与作为进位信号给分位的CLK，

同时作为清零信号给十位的CLR，实现从0 到59 的循环计数。

分位的组成与秒位的完全相同。

时位由两片74LS160 组成24 进制。把十位的QB与个位的QC相与作为清零信号给两片的CLR 两端，实现从0 到23 的计数。

给秒位的CLK端输入1HZ 脉冲信号，周期一秒，则秒位每一秒计一次数，到59 后进位到分位，同时秒位清零；同理，分位每60 分进位一次给十位。实现自00 时00 分00 秒到23 时59 分59 秒的计

仿真结果如图2-4 、图2-5

2.2.4校时电路

由于只能采用一到两分开关实现校时，于是使用了移位寄存器4015，通

过逻辑门电路使4015 的输出Q0Q1Q2Q。3 共五个状态循环，Q0Q1Q2Q3=0000代表暂停，Q0Q1Q2Q3=1000代表计时，Q0Q1Q2Q3=0100代表校时，

Q0Q1Q2Q3=0010

将Q0分别与1HZ、秒进位、分进位信号相与，再把Q1、Q2、Q3与2HZ 相与，将两个相与结果相或，得到的信号分别送到秒、分、时的CLK，当Q1=1 时，由于Q2、Q3均为0，则时位的CLK为2HZ进行校时，校分、校秒同理。

仿真结果如图2-7 所示

图 2-4 秒、分计数器图 2-5 时计数

2.2.6 闹钟电路

要求在6：30 或22：30 时闹钟响起，选取6:30 ，用与非门和74LS138 将06:30 这四个数进行译码。6 即把QB、QC相与，3 把QA、QC相与，两个0 用74LS138 进行译码，Y0（低电平有效，所以要加反相器），将这四个数相与作为译码电路。

因为要求响应10 秒，所以讲秒的十位参与译码。

闹钟电路的要求是当到达预定时间时，蜂鸣器在10 秒内断续鸣叫5 次，即响1 秒停1 秒，因此需要一个0.5HZ 的方波信号，与预设时间的译码信号相与，相与的结果送至蜂鸣器。

仿真电路如图2-9

2.3系统总体电路

总体仿真电路图如图2-9 所示

图 2-8 闹钟电

图 2-9 系统总体电路图

由晶振构成的振荡电路产生2HZ 的方波信号，经74LS160 分频后得到1HZ 和0.5HZ 的信号，2HZ 信号用于校时校分校秒，1HZ信号用于计时，0.5HZ 信号用于闹钟电路。

校时电路通过开关键，实现5 个状态的循环。每按一次开关键，切换一次

状态，实现，计时-校时-校分-校秒-暂停。校时用的2HZ，比正常计时速度快一倍

电路中间部分是由6 片74LS160 组成的计时电路，分为时、分、秒共3 个计时器，每个计时器使用2 片74LS160 组成100 进制计时器，然后通过逻辑门调整为24 进制、60 进制、60 进制的计数器用于计时、计分、计秒。

闹钟译码电路使用了小时的个位十位、分钟的个位十位、秒的十位共 5 位数参与译码，这样译码有效的时间便为10 秒。译码信号和0.5HZ 信号相与，

即可得到需要的闹钟信号。

第 3 章调试与结果分析

3.1 调试过程中遇到的问题

在进行计时模块儿调试时，计时的秒位会在9 秒时进行进位，即会显示

19，然后再显示10。经过分析后发现在进位端加一个反相器，即在下降沿时进位，延迟了半个周期

在实验室进行仿真时，我们一开始设计的是555 定时器产生2HZ，由于实

验室只提供晶振，所以我们重新查找资料，由于对晶振不熟悉，所以我们用了资料上的经典方案来产生2HZ

在进行校时模块调试时发现校时、校分同时进行，并且初步分析时把给时位的进位与给分的进位相同，但经过检查发现进位段没有接错。经过一点点检查校时的组成模块儿，发现是校时的信号与Q2相连，这样校分的时候会出

现校时的情况

在第一次验收阶段，我们的电路在06:31 时还会响10 秒，同样，我们推

测会在6:32 等以及16:30 等响，没有严格完成实验要求。所以我们把06：30 这四个数同时进行译码作为闹钟响应的条件

在接线过程中有几次接线错误，但都及时发现改正

实验电路图如3-1