基于FPGA的光泵磁梯度仪频率测量方法
基于FPGA的多功能频率测试仪
基于FPGA的简易数字频率计设计摘要本设计是基于FPGA的一个简易数字频率计，利用Verilog硬件描述语言设计实现了频率计内部功能模块，采用了等精度测量的方法，并结合NIOS软核CPU嵌入FPGA，构成SOPC系统，利用NIOS软核对数据浮点运算处理，管理人机交换界面实时显示，跟传统FPGA+单片机的多芯片系统方案相比更加灵活，系统体积小和功耗小等优势，具备软硬件在系统可编程的功能。
本设计测量频率的方法采用的是等精度测量法，相比直接测频法和测周法有精度更高的特点。
前端信号输入调理采用宽带放大器AD811对微弱信号进行放大，经过比较器整形调理后，FPGA进行采用测量，系统实时性好，精度高。
关键词：等精度频率计 FPGA NIOS VerilogThe D esign O f S imple D igital F requency M eter B ase O n FPGAABSTRACTThe design is based on FPGA digital frequency of a simple plan, use Verilog hardware design realized the frequency of internal function module, the accuracy of the measurement method, etc NIOS and FPGA, soft nuclear CPU embedded systems, using the SOPC constitute NIOS soft check data management man-machine floating point calculations, exchange, with real-time display interface chip traditional FPGA + MCU solutions, system is much more flexible than small volume and low consumption, have advantages of hardware and software systems in programmable functions.This design method of measuring frequency by measuring method is compared with direct frequency measurement method, and the measuring accuracy of ZhouFaYou characteristics. Front-end signal input by AD811 amplifier to recuperate broadband amplification, weak signal by comparator plastic, after using measurements on FPGA, system of good real-time, high precision.Key words：Equal precision F requency counter FPGA NIOS Verilog目录摘要IABSTRACT II1 概述 12 系统方案分析及比较选择32.1方案构想 32.2方案比较及选用依据： 43 工作原理及其系统框图 53.1计数式直接测频法 53.2计数式直接测周期 63.3等精度测量原理 74 硬件系统实现104．1硬件系统原理图104．1．1放大电路的选择104．1．2 整形电路134．2FPGA控制电路154.2.1 FPGA芯片选型154.2.2 FPGA最小系统搭建164.3FPGA内部模块194.3.1系统总体框图 194.3.2 同步预置模块204.3.3 频率计数模块、时间计数模块214.3.4 数据输出模块，计数器清零模块215 软件系统实现235．1主程序框图 235．2N IOS II软核235．3．NIOS外部接口与内部介绍24 5．3．1 nios软核原理框图245．3．2 nios软核外部接口246 遇到问题，分析问题，解决问题25 6．1输入阻抗问题256．2放大器选择问题257 电路抗干扰措施268 系统指标测试279 结束语28参考文献 29附录1：FPGA硬件描述语言代码30附录2：NIOS C语言程序代码33谢辞 401 概述随着微电子技术和计算机技术的迅速发展，特别是单片微机和片上可编程系统的出现和发展，使传统的电子测量仪器在原理、功能、精度及自动化水平等方面都发生了巨大的变化，形成一种完全突破传统概念的新一代测量仪器。
基于FPGA的高精度频率计设计
基于FPGA的高精度频率计设计随着现代通信技术的发展，对于高精度频率计的需求越来越大。
传统的频率计主要基于微处理器实现，但在高频率和高精度要求下，性能和灵活性受到了限制。
为了满足这种需求，基于可编程逻辑器件（FPGA）的高精度频率计应运而生。
FPGA是一种可编程逻辑设备，可以重新配置电路结构以实现不同的功能。
具有并行处理、高速度和灵活性等特点，非常适合于高精度频率计的设计。
基于FPGA的高精度频率计可以实时测量和显示输入信号的频率，并具有较高的精度和稳定性。
设计一个基于FPGA的高精度频率计，首先需要确定设计的规格和目标。
一般来说，设计应具有以下要求：1.高频率计数：能够支持较高的输入频率范围，例如数百兆赫兹（MHz）。
2.高精度计数：能够实现较高的计数精度，通常为小数点后几位。
3.快速响应：能够实现实时计数和显示，以满足高速输入信号的需求。
4.稳定性和可靠性：稳定的输入信号计数和显示，在长时间运行中保持精度和稳定性。
根据以上要求，可以使用以下步骤设计一个基于FPGA的高精度频率计：1.输入接口：设计输入接口来接收频率信号。
可以使用差分输入接口或单端输入接口，根据需要选择合适的接口方式。
需要考虑抗干扰能力和信号质量等因素。
2.时钟同步：使用FPGA内部或外部的时钟信号来同步输入信号。
通过与时钟信号同步，可以实现准确稳定的计数和显示。
3.计数逻辑：设计计数逻辑电路来对输入信号进行计数。
可以使用计数器模块实现计数功能。
FPGA内部计数器可以满足较低频率要求，但对于较高频率，可能需要使用外部计数器模块。
4.频率计算：根据计数结果和计数时间，计算输入信号的频率。
可以使用FPGA内部的时钟模块来计算时间间隔，然后使用计数结果和时间间隔来计算频率。
高精度频率计可以通过多次计数和平均来提高计算精度。
5.显示和输出：设计输出接口来显示和输出测量结果。
可以使用FPGA内部的显示模块来显示频率值，也可以通过外部接口输出频率值。
基于 fpga 的数字频率计的设计与实现
基于 FPGA 的数字频率计的设计与实现随着现代科技的不断发展，我们对数字信号处理的需求也越来越高。
数字频率计作为一种用来测量信号频率的仪器，在许多领域有着广泛的应用，包括无线通信、雷达系统、声音处理等。
在这些应用中，精确、高速的频率测量常常是至关重要的。
而基于 FPGA 的数字频率计正是利用了 FPGA 高速并行处理的特点，能够实现高速、精确的频率计算，因此受到了广泛关注。
本文将从设计思路、硬件实现和软件调试三个方面，对基于 FPGA 的数字频率计的设计与实现进行详细讲解。
一、设计思路1.1 频率计原理数字频率计的基本原理是通过对信号进行数字化，然后用计数器来记录单位时间内信号的周期数，最后根据计数器的数值和单位时间来计算信号的频率。
在 FPGA 中，可以通过硬件逻辑来实现这一过程，从而实现高速的频率计算。
1.2 FPGA 的优势FPGA 作为一种可编程逻辑器件，具有并行处理能力强、时钟频率高、资源丰富等优点。
这些特点使得 FPGA 在数字频率计的实现中具有天然的优势，能够实现高速、精确的频率测量。
1.3 设计方案在设计数字频率计时，可以采用过采样的方法，即对输入信号进行过取样，得到更高精度的测量结果。
还可以结合 PLL 锁相环等技术，对输入信号进行同步、滤波处理，提高频率测量的准确性和稳定性。
二、硬件实现2.1 信号采集在 FPGA 中，通常采用外部 ADC 转换芯片来对输入信号进行模数转换。
通过合理的采样率和分辨率设置，可以保证对输入信号进行精确的数字化处理。
2.2 计数器设计频率计最关键的部分就是计数器的设计。
在 FPGA 中，可以利用计数器模块对输入信号进行计数，并将计数结果送入逻辑单元进行进一步的处理。
2.3 频率计算通过对计数结果进行适当的处理和归一化，可以得到最终的信号频率。
在这一过程中，需要注意处理溢出、误差校正等问题，以保证频率测量的准确性和稳定性。
三、软件调试3.1 FPGA 开发环境在进行基于 FPGA 的数字频率计设计时，可以选择常见的开发工具，例如 Xilinx Vivado 或 Quartus II 等。
基于FPGA的铯光泵磁力仪频率计设计
括美国、 加拿 大 、 俄罗斯 等 国家很 早就 开始针 对铯 光
泵磁力 仪进 行研究 和应 用 。最具 有代 表性 的是加 拿
大Ｓ ｃ ｉ ｎ ｔ ｒ ｅ ｘ公 司 的 Ｃ Ｓ一３铯 光 泵 磁 力 仪 和 美 国
Ｇ ｅ ｏ ｍｅ ｔ ｒ ｉ ｅ ｓ 公 司的 Ｇ 一 ８ ２ ２铯 光泵 磁力仪 。 铯光泵 磁力 仪输 出 的拉 莫尔 频率 与外 磁场 强成 正比， 可 以通 过 测 量 频 率 来 完 成 对 外 磁 场 的 测 量 。
关系 ， 测量时， 根 据被 测频率 大小 和测 试精 度 的要 求
选 择合 适 的参考 信 号频 率 ， 通 常直 接 测 频 方法 主要 有 测频 率 和测周 期两 种 。 测 频率 就是 在确 定 的闸 门时 间 内 ， 记 录被测
铯（ Ｃ ｓ ” ） 旋磁 比等 于 ３ ． ４ ９ ８ ５ ７ ７ Ｈｚ ／ ｎ Ｔ ， 则外 磁 场 强
过计 算被 测信 号 和参 考 频 率 信号 的脉 冲个 数 ， 根 据
频 率和周 期 的倒数 关 系计算 出被 测频率 或周 期 的测 频 方法 ¨ Ｊ 。这个 时 间 间 隔通 常 被 称 作 为 闸 门 时 间， 被测 信号 和参 考 信 号 称 作 填充 脉 冲 。通 常参 考 频 率 的选择 和 闸门时 间 的大小 和被测 频率 的大 小有
基于 Ｆ Ｐ ＧＡ 的 铯 光 泵 磁 力 仪 频 率 计 设 计
张 谨， 宗发 保 ， 邹鹏 毅 ， 陈 恩
３ １ ０ ０ １ ２ ）
（ 中国 船 舶 重 工 集 团 公 司 第 七 一 五 研 究 所 ， 浙江 杭州
摘要 ： 铯光泵磁力仪需要通过测量频率换算 得到磁 场值 。以 Ｆ Ｐ Ｇ Ａ（ 现场可 编程 门阵列 ） 为核心 ， 采用 Ｖ Ｈ Ｄ Ｌ （ 超高速集成 电路硬件描述语言 ） 语言设计等精度频率计 ， 完成 了对铯光泵磁力仪输 出频率 的采集 。该等精 度频率 计包含整形模块 、 Ｆ Ｐ Ｇ Ａ测 量模 块 、 单 片 机模 块 。经测 试 ， 该 等精 度 频 率计 计数 分 辨 率 为 ０ ． ０ ０ ７ Ｈ ｚ ， 对 应 磁场 值
基于FPGA的等精度频率计的设计
基于FPGA的等精度频率计的设计一、引言频率计是一种广泛应用于电子领域的仪器设备，用于测量信号的频率。
常见的频率计有软件频率计和硬件频率计两种。
软件频率计主要基于计算机软件，通过采集到的信号数据来计算频率。
硬件频率计则是基于专用的硬件电路，直接对信号进行采样和处理，具有实时性强、准确度高的优点。
本文将基于FPGA设计一种等精度频率计，旨在实现高精度、高稳定性的频率测量。
二、设计原理本设计采用基于FPGA的硬件频率计方案，其主要原理是通过对输入信号的时间计数，并结合固定参考值，计算出信号的频率。
具体流程如下：1.信号输入：将待测量的信号输入至FPGA芯片，输入信号的幅度应符合输入电平范围。
2.信号计数：利用FPGA芯片内部的计数器，对输入信号进行计数，并记录计数器的数值。
计数器的值与输入信号的频率成反比，即计数器值越大，信号频率越低。
3.定时器触发：通过定时器产生一个固定的参考信号，用于触发计数器的复位操作。
定时器的频率应足够高，以保证计数器能够实时精确计数。
4.数据处理：计数器值与定时器触发的时间周期共同决定了输入信号的频率。
通过计算参考值与计数器值的比例，可以得到准确的频率值。
5.结果输出：将计算得到的频率值输出至显示屏或其他外部设备，以便用户进行查看。
三、设计方案1.FPGA选型：选择一款适合频率计设计的FPGA芯片，要求其具有较高的计数能力、较大的存储空间和丰富的外设接口。
2.输入电路设计：设计一个合适的输入电路，将待测信号进行电平调整和滤波处理，以确保输入信号的稳定性和合适的幅度范围。
3.计数器设计：利用FPGA内部的计数器模块，进行计数操作。
根据需要选择适当的计数器位宽，以满足待测频率范围的要求。
4.定时器设计：通过FPGA内部的时钟源和计时器模块，设计一个精确的定时器，用于触发计数器的复位操作。
定时器的频率要足够高，以保证计数的准确性。
5.数据处理设计：利用FPGA内部的算数逻辑单元(ALU)对计数器值进行处理，计算得到准确的频率值。
基于FPGA的数字频率计
基于FPGA的数字频率计1前言数字频率计是一种基本的测量仪器，是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。
如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。
因此，它被广泛应用与航天、电子、测控等领域。
它的基本测量原理是，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用液晶显示器显示出来。
根据数字频率计的基本原理，本文设计方案的基本思想是分为四个模块来实现其功能，即整个数字频率计系统分为分频模块、计数模块、锁存器模块和显示模块等几个单元，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。
而且，本设计方案还要求，被测输入信号的频率范围自动切换量程，控制小数点显示位置，并以十进制形式显示。
本文详细论述了利用VHDL硬件描述语言设计，并在EDA （电子设计自动化）工具的帮助下，用大规模可编程器件（CPLD）实现数字频率计的设计原理及相关程序。
特点是：无论底层还是顶层文件均用Verilog HDL语言编写，避免了用电路图设计时所引起的毛刺现象；改变了以往数字电路小规模多器件组合的设计方法。
整个频率计设计在一块CPLD芯片上，与用其他方法做成的频率计相比，体积更小，性能更可靠。
该设计方案对其中部分元件进行编程，实现了闸门控制信号、多路选择电路、计数电路、位选电路、段选电路等。
频率计的测频范围：0~100MHz。
该设计方案通过了Quartus Ⅱ软件仿真、硬件调试和软硬件综合测试。
2 总体方案设计2.1方案比较：方案一：本方案是利用电路的频率响应特性来测量频率值。
任何具有适当频率响应特性的可调无源网络都可用来测量频率值。
测频方法：谐振测频法:利用谐振回路测量高频（微波）信号的频率值（图2.1.2）。
基于FPGA的简易数字频率计
基于FPGA的简易数字频率计第一篇：基于FPGA的简易数字频率计EDA 简易数字频计设计性实验 2008112020327 ** 电子信息科学与技术物电电工电子中心2009年5月绘制2008．6．10 湖北师范学院电工电子实验教学省级示范中心电子版实验报告简易数字频率计设计一．任务解析通过对选择题的分析，认为该简易数字频率计应该能达到以下要求：1．准确测出所给的方波信号的频率（1HZ以上的信号）。
2．在显示环节上，应能实现高位清零功能。
3．另外还有一个总的清零按键。
二．方案论证本实验中所做的频率计的原理图如上图所示。
即在一个1HZ时钟信号的控制下，在每个时钟的上升沿将计数器的数据送到缓冲器中保存起来，再送数码管中显示出来。
第2页，共11页湖北师范学院电工电子实验教学省级示范中心电子版实验报告在本实验中，用到过几中不同的方案，主要是在1HZ时钟信号的选择和计数器清零环节上：1．在实验设计过程中，考滤到两种1HZ时钟信号其波形如下图所对于上术的两种波形，可以调整各项参数来产生两种1HZ时钟信号。
最后通过实验的验证发现第二种波形对于控制缓冲器获得数据和控制计数器清零更易实现。
并且，用第二种波形做为时钟信号，可以在很短的高电平时间内对计数器清零，在低电平时间内让计数器计数，从面提高测量的精度。
而用第一种波形则不易实现这个过程。
2．在计数器的清零过程中，也有两个方案，分别是能通过缓冲器反回一个清零信号，另一个是在时钟的控制下进行清零。
最终通过实验发现，用时钟进行清零更易实现。
因为如果用缓冲器反回一个清零信号，有一个清零信号归位问题，即当缓冲器反回一个低电平清零信号时，计数器实现清零，但不好控制让缓器冲的清零信号又回到高电平，否则计数器就一直处于清零状态面不能正常计数了。
三．实验步骤通过上分析后，实验分为以下几步：1．1HZ时钟信号的产生（产生该信号的模块如下）：module ones(clk,clkout);input clk;output clkout;parameter parameter N=24000000;n=24;第3页，共11页湖北师范学院电工电子实验教学省级示范中心电子版实验报告reg [n:0]cnt;reg clkout;always @(posedge clk)begin if(cnt==N)else end endmodule begin cnt=0;clkout=1;clkout=0;endend begin cnt=cnt+1;最终产生的信号的波形：2．计数模块。
基于FPGA的频率测量计的设计与实现
基于FPGA的频率测量计的设计与实现作者：刘梅英来源：《电子技术与软件工程》2017年第23期摘要频率测量在控制系统或仪表开发项目中需广泛使用，本文结合实际项目，提出基于FPGA设计的频率测量计的方法，该设计方法集成度高、速度快。
【关键词】频率测量 FPGA 仿真频率测量在控制系统或仪表开发项目中需广泛使用。
通常的测量频率方法是外接示波器或采用单片机等外界电路加以实现，但这些测量方法有精度低、电路的整体差、欠稳定等缺点。
现在，在实际工作中，采用大规模集成电路中现场可编程逻辑器件FPGA（Field Programmable Gate Array）设计数字控制系统成为主流，本文结合实际项目，介绍基于FPGA设计的频率测量计的方法。
1 频率测量计原理针对待测信号频率的测量，通常有两种方式。
一是直接测频法，即在一定的时间间隔T1-T0（信号测量闸门时间）T内，待测信号的周期个数为N，则待测信号频率为：F=N/T。
同时，直接测频法所测量的数据结果相对误差最大为1/N。
二是间接测周法，使用两个计数器，分别对标准频率信号Fs和待测频率信号Fx同时计数，原理如图1。
为了提高测量精度，使待测信号与闸门控制信号同步，即设计同步电路，首先给出预置闸门控制信号上升沿，此时两个计数器并不开始计数，而是等到待测信号的上升沿到来时，两个计数器真正开始计数。
同理，在闸门信号结束，下降沿到来时，两个计数器并不立即停止，而是等待测信号的上升沿到来时才停止计数，完成一次测量过程。
采用此方法，其精度差值不超过被测频率的一个周期。
误差分析：设标准信号的频率为Fs，待测信号的频率为Fx，在测量时间段Ts内被测频率信号的计数值为Nx，标准频率信号的计数值为Ns，则有关系Ns/Nx=Fs/Fx。
设被测信号的频率准确值为Fx0，在一次测量过程中，由于被测信号Fx计数的启停时间是由该信号的上升沿控制的，因此在测量时间段Tws内对Fx的计数Nx无误差，在此时间段内对Fs的计数Ns最多相差一个脉冲，即|△Ns|≤1，则有：Nx/Fx=Ns/Fs；Nx/Fx0=（Ns+△Ns）/Fs；由上式得出：Fx=Fs*Nx/Ns；Fx0=Fx*Nx/（Ns+△Ns）根据相对误差公式：△Fx0/Fx0=|Fx0-Fx|/Fx0；被测信号的相对误差△Fx0/Fx0≤1/Ns；综合以上，可以得出：（1）被测信号频率的相对误差与被测信号的频率无关（2）增大测量时间段Tws或提高Fs，可以增大Ns，从而减小相对误差。
基于FPGA的磁共振成像仪梯度模块的设计
基于FPGA的磁共振成像仪梯度模块的设计董海峰;郑振耀;姚凯文;谢晨;陈忠【摘要】针对磁共振成像仪小型化、数字化的发展需求，提出了一种基于FPGA 的磁共振成像仪梯度模块设计方案。
该方案以FPGA为系统控制核心，结合高精度的四通道DAC和高分辨率的数字电位计，实现了梯度脉冲波形的生成、转换、预加重处理等一系列的功能。
与以往的方案相比，该方案不但有效的减轻了主处理器FPGA的工作负担，而且尽可能的提高了系统的数字化和集成化。
通过软件仿真和联机调试，结果表明该方案工作稳定可靠，能够很好的满足小型化磁共振成像系统的需求。
%Aiming at the needs of the digitalization and miniaturization of the MRI system, a design scheme of gradient module based on FPGA is proposed in this paper. This scheme uses FPGA as the system control center, combined with high accuracy quad DAC and high resolution digital potentiometer to achieve the gradient pulse waveform generation, conversion, pre-emphasisprocessing and so pared with the previous schemes, this scheme not only effectively reduces the workload of the host processor FPGA, but also improves the digitalization and integration of the systemas much as possible. Through the software emulation and online debugging, results show that the scheme is stable and reliable, able to satisfy the needs of miniaturized magnetic resonance imaging system.【期刊名称】《电子设计工程》【年(卷),期】2016(024)020【总页数】4页(P5-8)【关键词】磁共振成像;梯度;FPGA;预加重【作者】董海峰;郑振耀;姚凯文;谢晨;陈忠【作者单位】厦门大学电子科学系福建省等离子体与磁共振研究重点实验室，福建厦门 361005;厦门大学电子科学系福建省等离子体与磁共振研究重点实验室，福建厦门 361005;厦门大学电子科学系福建省等离子体与磁共振研究重点实验室，福建厦门 361005;厦门大学电子科学系福建省等离子体与磁共振研究重点实验室，福建厦门 361005;厦门大学电子科学系福建省等离子体与磁共振研究重点实验室，福建厦门 361005【正文语种】中文【中图分类】TN830.4磁共振成像（magnetic resonance imaging，MRI）技术能够在对机体没有损伤的前提下快速、准确的获得机体内部的图像，具有对比度高、成像参数多、无电离辐射伤害等优点，因此在现代医学成像领域中具有广泛的应用［1］。
基于FPGA的一种测频方法的研究
基于FPGA的一种测频方法的研究【摘要】频率信号，因其较强的抗干扰能力以及其易于传输的特性，使得其在实际工程中应用很广泛[1]。
因此，频率信号已经成为当今电子领域里和工程项目中最主要的测量参数之一。
频率的测量方法有很多种，采用电子计数器对频率进行测量是测频的最常用也是最重要的方式之一[2]。
电子计数器有很多优点，如测量精度高、测量迅速、方便使用以及易于实现频率测量过程中的自动化等。
本文将介绍用频率计采用多周期同步测频法测频以及其Verilog HDL的实现。
【关键词】测频方法;FPGA;Verilog HDL;仿真引言频率的测量是电子技术领域中最基本的参数测量之一。
直接测频法为常用的频率测量方法之一，其测量精度很难达到要求，存在较大局限性，因此其在实际应用中使用的较少。
而多周期同步测频法具有测量精度高的优点，并且结合现场可编程门阵列（FPGA，FieldProgrammableGate Array）具有集成度高、可靠性高以及高速的特点，使得频率的测量范围能够达到0.IHz～100MHz，且测量的误差较小[3]。
频率测量分两种情况。
一种是高频信号的测量，需要采用计数测频法，测量过程中需要对初始信号分频，并且要依据频率信号的大致范围来选择计数周期，计数周期随着信号频率的高低而变化，信号的频率越高对应的计数周期越短[4]。
这种做法的目的是为了避免出现测量错误，而这种测量错误出现的根源在于计数值过大且超出计数器允许的最大计数值。
而计时测周法则适用于对低频信号的测量，即便原始信号为低频信号，也要对其进行分频，然后选择适当的高频时钟，高频时钟要由所测信号的大概频率范围来选择。
一、系统软件设计相对于硬件电路，软件设计能适合的信号频率范围更广。
当设计的信号的频率范围变得更高时，需要对硬件电路进行改善，但是软件仍然可以继续使用。
依据上述原因，软件设计时选择的信号的频率范围为：1Hz～20MHz。
如图1所示，软件系统分为分频、计数测频、控制以及计数测周4个模块，其中计数测频模块和计数测周模块都属于计数模块。
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基于FPGA的光泵磁梯度仪频率测量方法窦子优;程德福;周志坚【摘要】Magnetic-gradient measurement can suppress the influence of the geomagnetic diurnal variation in the measurements to a great extent and thus has higher resolution than traditional total-field measurement. As a result,it has enormous potential in mineral prospecting,geophysics study,and military affairs. This paper introduces a FPGA-based magnetic-gradient measurement system using two Cs-3 optical pumps as magnetometers. The measured magnetic intensity of an optical pump is proportional to its output frequency,so in order to achieve a higher resolution and a stable sampling rate,we propose a frequency measurement method combining the digital interpolation method and the phase shift method.Experiments show that this new method has improved the frequency-measurement perform-ance in terms of accuracy and consistency. And it has also been proved that magnetic-gradient measurement is more accurate than total-field measurement and can provide clearer details of the anomaly,such as its size and position.%磁梯度测量可以在一定程度上消除地磁日变对测量结果的影响,相比于地磁总场探测具有更高的分辨率,在地质勘探、地球物理以及国防军事方面都具有较高的应用价值.本文提出的测量仪以铯光泵磁力仪作为探头,由FPGA搭建采集系统,实现了磁场数据的测量、显示与存储.对现有铯光泵采集系统的频率测量算法进行改进,提出数字插值与移相结合的测频方法,在保证频率测量采样时间的前提上提高了测量精度,减小了测量误差.之后测试了测频模块的精度误差以及探头的一致性等指标.最后通过磁异常探测实验证明磁场梯度测量相比于磁总场探测可以更清晰的反应磁异常的位置大小等信息.【期刊名称】《传感技术学报》【年(卷),期】2018(031)002【总页数】5页(P170-174)【关键词】频率测量;FPGA;磁梯度;光泵【作者】窦子优;程德福;周志坚【作者单位】吉林大学仪器科学与电气工程学院,长春130026;吉林大学仪器科学与电气工程学院,长春130026;吉林大学仪器科学与电气工程学院,长春130026【正文语种】中文【中图分类】TM935;P716+.82磁测技术是探测物质特性和未知空间的有效手段之一,在地质勘探、国防建设、医疗检查方面都有广泛应用,研究高精度磁测仪器和测量方法有着重要的应用意义。
一般磁力仪可分为标量磁力仪和矢量磁力仪两种,分别探测磁总场和磁场三分量。
目前应用较为广泛的磁力仪有磁通门式、质子旋进式、光泵式磁力仪等。
并且随着技术发展,各种新型磁力仪也有了重大突破,例如吉林大学以及中科院上海微系统的超导磁力仪[1-2]、浙江大学的相干布居囚禁原子磁力仪[3]。
近年来普林斯顿大学研制出无自旋弛豫原子磁力仪,其灵敏度超过了超导量子干涉磁力仪成为目前最灵敏的磁力仪[4]。
目前我国对铁磁物质的探测技术研究还主要基于标量磁力仪采集标量磁场,而标量磁测灵敏度低、受日变等因素影响较大。
随着地质勘探、军事国防等领域对于磁探测的精度、采样率、稳定性要求越来越高,现有磁探测技术已经不能满足需求。
而磁梯度探测技术的分辨率高、受外界干扰小可有效压制磁背景场变化凸显磁异常,因此磁梯度探测技术的应用越来越广泛,从一般的地质探测调查[5-6]到国防军事[7-8]都有涉及。
磁梯度测量主要分为总场梯度与张量梯度测量,因为总场标量磁力仪分辨率较高,技术成熟,所以总场梯度测量应用较为广泛。
国外磁总场梯度应用较为成熟有加拿大Marine Magnetics公司的SeaSPY海洋磁力仪,将4个独立磁力仪组合实现梯度探测,绝对精度0.2 nT。
国内受传感器限制,梯度探测起步较晚,但是近年随着技术发展,利用磁总场梯度在近地表探测、海洋磁测方面做出来一定研究。
加拿大Scintrex生产的CS-3型铯光泵磁力仪因为其精度高,测量范围广,稳定性好成为了物探系统的首选产品,广泛应用在航空、海洋以及地面磁测系统。
其工作范围15 000 nT～105 000 nT,梯度差40 000 nT/m,灵敏度0.6 pT√Hz rms。
输出为TTL方波信号,方波信号频率与磁场值成比例关系,比值为3.498 577 Hz/nT。
因此磁梯度采集系统需要精确测量光泵输出方波的频率;又因为采集系统的位置时刻变化,因此需要两光泵探头之间的采集同步。
本文提出的磁梯度测量仪结构如图1所示。
图1 磁梯度仪结构图两个光泵探头固定在一根无磁性杆的两端,将两探头的测量值做差,然后除以探杆的基线长度即可近似为测量点的磁梯度值[9]。
1 频率测量常用的频率测量方法有测频法、测周法和等精度测量法等方法[10]。
测频法是在固定时间内对待测脉冲进行计数,适合高频信号测量;测周法是利用高频脉冲测量待测频率的周期,求倒数获得待测信号频率值。
测频法和测周法都存在一个脉冲的计数误差[11]。
等精度测量法是在周期测量基础上改进的多周期测量方法,其闸门不固定,而是被测信号的整周期倍,以此消除±1字误差。
但是要等待脉冲沿对齐,对于硬件电路要求较高,并且无法严格控制采样值输出时刻[12]。
虽然等精度法的测量精度较高,但是其闸门不固定,会造成两通道采集不同步。
随着FPGA(Field Programmbale Gate Array)技术的发展,出现一种时间数字转换技术,通过FPGA内的专用进位资源构造延时单元,利用数字内插原理完成时间和频率的测量[13-14]。
此法对设计要求较高不易移植,且受温度等影响较大稳定性差[15]。
光泵探头测量磁场范围在15 000 nT～105 000 nT之间,输出频率范围在50 kHz～350 kHz之间,为保证测量范围与精度的同时兼顾两通道同步采集,选择改进型数字内插法进行测量。
数字内插法[16]测频原理波形图如图2所示。
图2 数字内插法测量原理波形测量的待测脉冲频率值为f=[(t2-t1+t3)/t2+n]/T(1)虽然仍然存在标准信号的±1字误差,但是消除了待测信号±1字误差,并且测量采样的输出时间受闸门信号控制,可以稳定时间间隔输出。
当两通道使用相同闸门控制采样时即可实现两通道之间的同步采集。
数字内插法中,完成一次测量所需的时间由闸门信号控制,测量精度受闸门时间和标准高频脉冲影响,并且待测脉冲频率越低测量精度越高。
测量误差表达式为Δf=(2fxfG)/f0(2)式中:fx为待测信号频率,fG为闸门脉冲频率,也就是系统的采样频率,f0为标准高频脉冲频率。
因为待测脉冲频率范围固定,而闸门脉冲则由恒温晶振脉冲分频获得,为保证系统采样率,不能缩小闸门脉冲频率,因此要提高测量精度减小测量误差,就要提高标准高频脉冲频率。
然而受器件本身性能制约,不能无限提高运行速度,因此对此方法进行改进。
在无法提高系统运行速度的情况下,采用移相计数,其原理图如图3所示。
图3 移相数字内插法如图3所示,在原始时钟信号基础上,依次移相90°、180°、270°获得四路同频移相的时钟,共同作为测量标准脉冲。
测频过程中闸门时间固定不变,四路高频脉冲分别独立计数,将4个计数器值相加作为当次计数值,此时的等效脉冲为标准频率的4倍频。
若相位差测量t1中4个标准脉冲计数器值分别为xCLK1、xCLK2、xCLK3、xCLK4,则t1=xCLK1+xCLK2+xCLK3+xCLK4。
同理,脉冲宽度测量t2中4个标准脉冲计数值yCLK1、yCLK2、yCLK3、yCLK4,相位差测量t3中4个计数器值zCLK1、zCLK2、zCLK3、zCLK4。
脉冲计数值为n,闸门时间T不变。
待测脉冲频率值为f=[(t2-t1+t3)/t2+n]/T(3)式中:t1=xCLK1+xCLK2+xCLK3+xCLK4(4)t2=yCLK1+yCLK2+yCLK3+yCLK4(5)t3=zCLK1+zCLK2+zCLK3+zCLK4(6)式中:相位差测量t1与t3为同一组计数器,t1值为上个测量周期测量值,t3为当前测量周期测量值。
测量周期由闸门时间确定,且所有测量都在闸门脉冲关闭时完成,即此种测量方法的测量结果可以稳定输出。
通过移相获得的四路标准脉冲等效为基本标准脉冲的四倍频,相应的精度也提升四倍,此时的测量误差可以表示为:Δf=(fxfG)/(2f0)(7)2 测频方法的实现FPGA全称现场可编程门阵列,即解决了定制电路开发周期长的缺点,又克服了可编程器件逻辑门有限的缺点。
FPGA应用灵活,可轻松实现高速低功耗的数字器件功能。
并且随着设计水平与制作工艺的提升,FPGA的运行速度不但得到了提升,而且集成了锁相环、加法器等众多通用IP核,方便设计人员使用。
因为频率测量属于高精度测量,为提高工作频率,决定由FPGA实现核心电路,而其余计算、显示与存储等功能则由STM32单片机辅助完成[17]。
因为FPGA所能运行的最大速率直接关系到测量精度,本设计选择了一款型号为EP4CE30F23C6的高速FPGA。
FPGA内部单通道测频系统框架图如图4所示。
如图4所示,展示了FPGA中测频模块的单通道实现框图,在梯度测量中,另一通道的实现与此相同[18]。
因为系统需要长时间稳定工作,并且闸门时间的准确程度直接关系到测量结果的精确度,因此系统选择了恒温晶振作为标准时钟输入。