九章节微型计算机存储器
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⑷ 信息的易失性（对RAM），即断电后信息丢失。 ⑸ 信息的挥发性（对DRAM），即存储的信息过一定 时间要丢失，所以要周期地再生（刷新）。
⑹ 功耗低，特别是CMOS存储器。 ⑺ 体积小，价格在不断地下降。 2、半导体存储器的分类
半导体存储器的分类如图9.1所示。主要分为两大类， 可读写存储器RAM和只读存储器ROM。
九章节微型计算机存储器
信息。辅存又称外存或海量存储器。
2、按存储介质和作用机理分类 ⑴ 磁存储器，主要有磁芯、磁带、磁盘、磁泡和磁鼓。 ⑵ 光存储器，只读式CD-ROM、可擦写光盘，还有一
种介于磁和光之间的存储设备叫磁光盘（MO盘）。 ⑶ 半导体存储器，当前计算机系统的主存主要用半导
体存储器。 3、按存取方式分类
⑴ 微机内部 ① 可读写存储器RAM，特点是存储器中的信息可读
可写，半导体RAM断电后信息会全部丢失（易失性）。 ② 只读存储器ROM，特点是存储器中信息只能读出，
不能写入，关机后信息不会丢失（非易失性）。
则存取速度越快。目前，高速缓冲存储器的存取时间已 小于5ns。存储周期是连续启动两次独立的存储器操作所 需要的最小时间间隔，这个时间一般略大于存取时间。 3、可靠性
对于每块芯片，都有一个片选控制端CS，只有当该端 加上有效信号时，才能对该芯片进行读写操作。
⑶ 静态RAM芯片举例 常用的静态RAM芯片有2114（1K × 4位）、2142 （1K
× 4位） 、2141 （4K × 1位） 6116 （2K × 8位） 、6264 （8K × 8位）、62256 （32K × 8位）和628128 （128K × 8位）等。
如表9-2所示。
表9-2：6116芯片的工作方式
CS
OE
WE
工作方式
0
0
1
读
0
1
0
写
1
×
×
未选通
② 6264芯片（ 8K × 8位）：片内地址13根，每个存储单 元8位。目前常用的6264是8K × 8位的静态RAM芯片，它 的引脚如图9.7所示。它有13根地址线，有两个片选信号 CE1和CE2，使用时可以只用一根，这时使另一根总是有效。
Flash存储器
息保存在EEPROM中，从而使信息不丢失。 只读存储器ROM的特点是用户在使用时只能读出其中
的信息，不能修改和写入信息。 近几年出现了一中新的存储器叫Flash存储器（闪烁存
储器），这是一种电可擦除的非易失性只读存储器，我 们将在后面详细介绍。
二、半导体存储器的组成
半导体存储器组成的框图如图9.2所示。它一般由存储体、 地址选择电路、输入输出电路和控制电路组成。 1、存储体
输出线称为行选择线，它选中存储矩阵中一行的所有存 储单元。Y向译码又称为列译码，其输出线称为列选择线 ，它选中一列的所有单元。只有X向和Y向的选择线同时 选中的那一位存储单元，才能进行读写操作。由图可见， 具有1024个基本单元的存储体排列成32×32的矩阵，它 的 X向和Y向译码器各有32根译码输出线，共64根。若 采用单译码方式，则要1024根译码输出线。因此，双译 码方式所需要的选择线数目较少 ，也简化了存储器的结 构，故它适用于大容量的存储器。 3、读写控制电路
第二节 半导体存储器
一、半导体存储器的特点分类
1、半导体存储器的特点 ⑴ 速度快，存取时间可到ns级； ⑵ 集成度高，不仅存储单元所占的空间小，而且译码
电路和缓冲寄存器、读出写入电路等都制作在同一芯片 中。目前已达到单片1024Mb（相当于128M字节）。
⑶ 非破坏性读出，即信息读出后存储单元中的信息还 在，特别是静态RAM，读出后不需要再生。
⑵ 动态RAM芯片举例 MCM511000是1M×1位的高速
动态RAM，图9.9是它的引脚图。
10根 1根
9根
在芯片中有10条地址线，被行列分时复用；D和Q分别 是数据输入线和数据输出线；控制线有读写线W、行地址 选通线RAS、列地址选通线CAS和测试功能使能线TF。芯 片内部功能如图9.10所示。芯片的存储体是一个 512行×2048列 = 1048576位的存储阵列。
② 写操作时，使字选线上为高电平，T1管导通 ，待写 入的信息由位线D（数据线）存入Cs 。 Cs上的信息被读 出后，其寄存的电压由0.2V下降为0.1V，，所以这是一 种破坏性读出，读出后必须重写。
③ 刷新操作。 由于电容上的信息随时间增加慢慢消失 所以这种存储单元必须定期刷新， 以保持他所存的信息。刷新操作实 际上也是一次读操作。不过这时信 息并不读到数据线上。目前计算机 的内存大多采用这种单管的动态存 储器。
2、地址选择电路 地址选择电路包括地址译码器和地址码寄存器。地址
译码器用来对地址译码。设其输入端的地址线有n根，输 出线数为N，则它分别对应2n个不同的地址码，作为对地 址单元的选择线。这些输出的选择线又叫做字线。地址 译码的方式有择线直接选中对应的存储单元，如上面图9.2所示。这一 方式需要的选择线数较多，只适用于容量较小的存储器。 ⑵ 双译码方式（或称矩阵译码） 双译码方式如图9.3所示。它将地址码分为X与Y两部 分，用两个译码电路分别译码。X向译码称为行译码，其
读写控制电路包括读写放大器、数据寄存器（三态双 向缓冲器）等。它是数据信息输入输出的通道。
外界对存储器的控制信号有读信号RD、写信号WR和 片选信号CS。
三、可读写存储器（RAM）
1、静态RAM（SRAM）
⑴ 静态RAM的基本电路 静态RAM的基本存储电路是由6个MOS管组成的双稳态
触发器，如图9.4所示。图中，T3、T4是负载管， T1、T2组 成RS触发器，它有两个稳定状态。在A点（相当于Q端） 与B点（相当于Q端）可以分别积存信息1和0。T5、T6为 行向选通门，受行选线的电平控制。T7、T8为列向选通门 ，受列选线的电平控制。由此组成了双译码方式。当行选 线与列选线上的电平都是高电平时，则分别将T5、T6与 T7、T8导通，使A、B两点的信息经D与D两点分别送至输 入输出电路的I/O线及I/O线上，从而存储器某单元位线上 的信息同存储器外部相通。这时，就可以对该单元位线上
存储体是存储1和0信息的电路实体，它由许多个存储单 元组成，每个存储单元一般由若干位(8位)组成，每一位需 要一个存储元件，每个存储单元有一个编号，称为地址。
存储器的地址用一组二进制数表示，其地址线的根数n与 存储单元的数量N之间的关系为：
2n = N 地址线数与存储单元数之间的关系列于表9-1中。
① 6116有2K × 8位=16384个存储位，2K 表示芯片内的地 址有11位（A0-A10），8位表示一个单元有8个二进制位。
芯片内有128×128的存储单元矩阵。它有11条地址线，7条
用于行地址译码，4条用于列地址译码，每条列地址译码线
控制8个基本存储单元（128 × 16 × 8）。6116的工作方式
刷新是逐行进行的，由刷新地址计数器（9位）和刷新控 制器进行，要求8ms对整个存储体刷新一次，则对每一行
刷新要8000/512=15.6微秒。 ⑶ 动态RAM刷新控制逻辑
图9.11是由4 K×1位动态存储器组成的存储模块中的刷 新控制逻辑。该逻辑分为两大部分：32个4 K×1位动态 RAM组成的存储模块、总线驱动器和外围电路。每个芯 片上有两条控制信号线CS和CE，在刷新操作时CS为高电 平，数据输入输出处于高阻态被禁止。CE是芯片使能控 制。逻辑的另一部分是总线驱动器和外围电路，外围电 路主要是刷新时钟发生器、刷新地址计数器、芯片使能 逻辑和2到1的多路转换器。
2到1的多路转换器输出动态RAM的行地址，正常操作 时，输出从地址总线来的行地址；刷新操作时，输出有 刷新地址计数器来的行地址。
刷新时，刷新时序使所有芯片的CS处于无效状态，数
据输入输出被禁止。并使4个存储组的CE全部有效，同时 对4个存储组刷新。每一个存储组共有64行×512列基本 存储单元。一个刷新周期内只刷新有刷新地址计数器所 选中的那一行中的全部单元。在每次刷新周期结束后， 刷新计数器加1。动态存储器刷新时间间隔一般为2ms， 因此在2ms内要刷新64行。 ⑷ 动态RAM控制器
它的操作控制如表9-3所示。 图9.7 6264的引脚图
2、动态RAM（DRAM）
⑴ 动态RAM的基本单元 动态RAM是以MOS管栅极电容是否充有电荷来存储
信息的，其基本单元如图9.8所示。 由于只用一个管子，所以功耗
很低，存储容量可做得很大。它 是由T1管和寄生电容Cs组成的。
① 读操作时，地址译码电路使 某条字选择线为高电平， T1管导 通，则存储在Cs上的信息通过T1 管送到D线上，再通过放大，即 可得到存储的信息。
的信息进行读写操作。
写入时，被写入的信息从I/O线和I/O线输入。如写1时， 使I/O线为高电平， I/O线为低电平，经T7、T5与T8、T6 分别加至A端和B端，使T1截止而T2导通，于是A端为高 电平，触发器为存1的稳态；反之亦然。
读出时，只要电路被选中， T5 、 T6与T7、 T8导通， A端和B端的电位就送到I/O线及I/O线上。若原存的信息 为1，则I/O线上为1，I/O线上为0；反之亦然。读出时， 触发器的状态不受影响，故为非破坏性读出。
RAM分为静态RAM（SRAM）和动态RAM（DRAM） 两种。目前计算机内的主存储器都是DRAM，它的集成 度高、功耗很低，缺点是需要再生。SRAM是非挥发的， 所以不需要再生，但集成度比DRAM要低，计算机中的 高速缓冲存储器大多用SRAM.
现在有一些新的RAM，如组合RAM（IRAM），将刷 新电路与DRAM集成在一起；非易失RAM（NVRAM）， 实际上是由SRAM和EEPROM共同构成。正常情况下，它 和一般SRAM一样，而在系统掉电瞬间它把SRAM中的信
与SRAM比，DRAM要复杂的外部电路支持。图9.12 显示了DRAM控制器的基本结构，它由以下几个部分组 成：
① 地址多路开关：它一方面将CPU的地址总线转换成 分时的DRAM行列地址，另一方面在地址总线与刷新地 址之间切换。
② 刷新地址计数器：每次刷新由它提供刷新地址。 ③ 刷新定时器：提供刷新定时信号。 ④ 仲裁电路：因CPU访存与刷新是异步的，故有可能发 生冲突。可以依据一定的策略决定谁有优先权（通常是 刷新优先）。
⑤ 定时发生器：负责产生行、列地址选通信号、读写控 制信号等。
现在已经有将DRAM芯片和DRAM控制器集成在一起 的产品。
⑸ DRAM的演变和DIMM ① DRAM的演变
A0-A9 10位地址线在RAS控制下先送到行地址锁存器， 其中9位行地址译码后产生512根行选择线。另一根行地址 线与A0-A9 10位列地址在CAS控制下，译码产生2048根列 选择线。
读出和写入是分开的，W=低时为写入，D引脚上的数据 经信号放大和 I/O门控写入选中的存储单元。W=高时为读 出操作，被选中单元的数据被读出到Q线上。
存储器的可靠性用MTBF(Mean Time Between Failures) 平均故障间隔时间来衡量， MTBF越长，可靠性越高，内 存储器常采用纠错编码技术来延长MTBF以提高可靠性。 4、性能/价格比
这是一个综合性指标，性能主要包括上述三项指标—存 储容量、存储速度和可靠性。对不同用途的存储器有不同 的要求。例如，有的存储器要求存储容量，则就以存储容 量为主；有的存储器如高速缓冲器，则以存储速度为主。
⑵ 静态RAM的组成 静态RAM的组成如图9.5所示。存储体是一个由64×64 = 4096个6管静态存储电路组成的存储矩阵。在存储矩阵 中，X地址译码器输出为X0-X63共64根行选择线，Y地址 译码器输出为Y0-Y63共64根列选择线。只有行列都被选
中的那个存储电路，才能进行读出和写入。
图中为4K×1位的存储器，因此它仅有一个I/O电路。如 果要组成字长为8位的存储器，则同时有8个存储电路与外 界交换信息。这种存储器，将列按8位分组，每根列选择 线控制一组的列向门同时打开，相应地也应有8个I/O电路 。每一组的同一位，共用一个I/O电路。
⑹ 功耗低，特别是CMOS存储器。 ⑺ 体积小，价格在不断地下降。 2、半导体存储器的分类
半导体存储器的分类如图9.1所示。主要分为两大类， 可读写存储器RAM和只读存储器ROM。
九章节微型计算机存储器
信息。辅存又称外存或海量存储器。
2、按存储介质和作用机理分类 ⑴ 磁存储器，主要有磁芯、磁带、磁盘、磁泡和磁鼓。 ⑵ 光存储器，只读式CD-ROM、可擦写光盘，还有一
种介于磁和光之间的存储设备叫磁光盘（MO盘）。 ⑶ 半导体存储器，当前计算机系统的主存主要用半导
体存储器。 3、按存取方式分类
⑴ 微机内部 ① 可读写存储器RAM，特点是存储器中的信息可读
可写，半导体RAM断电后信息会全部丢失（易失性）。 ② 只读存储器ROM，特点是存储器中信息只能读出，
不能写入，关机后信息不会丢失（非易失性）。
则存取速度越快。目前，高速缓冲存储器的存取时间已 小于5ns。存储周期是连续启动两次独立的存储器操作所 需要的最小时间间隔，这个时间一般略大于存取时间。 3、可靠性
对于每块芯片，都有一个片选控制端CS，只有当该端 加上有效信号时，才能对该芯片进行读写操作。
⑶ 静态RAM芯片举例 常用的静态RAM芯片有2114（1K × 4位）、2142 （1K
× 4位） 、2141 （4K × 1位） 6116 （2K × 8位） 、6264 （8K × 8位）、62256 （32K × 8位）和628128 （128K × 8位）等。
如表9-2所示。
表9-2：6116芯片的工作方式
CS
OE
WE
工作方式
0
0
1
读
0
1
0
写
1
×
×
未选通
② 6264芯片（ 8K × 8位）：片内地址13根，每个存储单 元8位。目前常用的6264是8K × 8位的静态RAM芯片，它 的引脚如图9.7所示。它有13根地址线，有两个片选信号 CE1和CE2，使用时可以只用一根，这时使另一根总是有效。
Flash存储器
息保存在EEPROM中，从而使信息不丢失。 只读存储器ROM的特点是用户在使用时只能读出其中
的信息，不能修改和写入信息。 近几年出现了一中新的存储器叫Flash存储器（闪烁存
储器），这是一种电可擦除的非易失性只读存储器，我 们将在后面详细介绍。
二、半导体存储器的组成
半导体存储器组成的框图如图9.2所示。它一般由存储体、 地址选择电路、输入输出电路和控制电路组成。 1、存储体
输出线称为行选择线，它选中存储矩阵中一行的所有存 储单元。Y向译码又称为列译码，其输出线称为列选择线 ，它选中一列的所有单元。只有X向和Y向的选择线同时 选中的那一位存储单元，才能进行读写操作。由图可见， 具有1024个基本单元的存储体排列成32×32的矩阵，它 的 X向和Y向译码器各有32根译码输出线，共64根。若 采用单译码方式，则要1024根译码输出线。因此，双译 码方式所需要的选择线数目较少 ，也简化了存储器的结 构，故它适用于大容量的存储器。 3、读写控制电路
第二节 半导体存储器
一、半导体存储器的特点分类
1、半导体存储器的特点 ⑴ 速度快，存取时间可到ns级； ⑵ 集成度高，不仅存储单元所占的空间小，而且译码
电路和缓冲寄存器、读出写入电路等都制作在同一芯片 中。目前已达到单片1024Mb（相当于128M字节）。
⑶ 非破坏性读出，即信息读出后存储单元中的信息还 在，特别是静态RAM，读出后不需要再生。
⑵ 动态RAM芯片举例 MCM511000是1M×1位的高速
动态RAM，图9.9是它的引脚图。
10根 1根
9根
在芯片中有10条地址线，被行列分时复用；D和Q分别 是数据输入线和数据输出线；控制线有读写线W、行地址 选通线RAS、列地址选通线CAS和测试功能使能线TF。芯 片内部功能如图9.10所示。芯片的存储体是一个 512行×2048列 = 1048576位的存储阵列。
② 写操作时，使字选线上为高电平，T1管导通 ，待写 入的信息由位线D（数据线）存入Cs 。 Cs上的信息被读 出后，其寄存的电压由0.2V下降为0.1V，，所以这是一 种破坏性读出，读出后必须重写。
③ 刷新操作。 由于电容上的信息随时间增加慢慢消失 所以这种存储单元必须定期刷新， 以保持他所存的信息。刷新操作实 际上也是一次读操作。不过这时信 息并不读到数据线上。目前计算机 的内存大多采用这种单管的动态存 储器。
2、地址选择电路 地址选择电路包括地址译码器和地址码寄存器。地址
译码器用来对地址译码。设其输入端的地址线有n根，输 出线数为N，则它分别对应2n个不同的地址码，作为对地 址单元的选择线。这些输出的选择线又叫做字线。地址 译码的方式有择线直接选中对应的存储单元，如上面图9.2所示。这一 方式需要的选择线数较多，只适用于容量较小的存储器。 ⑵ 双译码方式（或称矩阵译码） 双译码方式如图9.3所示。它将地址码分为X与Y两部 分，用两个译码电路分别译码。X向译码称为行译码，其
读写控制电路包括读写放大器、数据寄存器（三态双 向缓冲器）等。它是数据信息输入输出的通道。
外界对存储器的控制信号有读信号RD、写信号WR和 片选信号CS。
三、可读写存储器（RAM）
1、静态RAM（SRAM）
⑴ 静态RAM的基本电路 静态RAM的基本存储电路是由6个MOS管组成的双稳态
触发器，如图9.4所示。图中，T3、T4是负载管， T1、T2组 成RS触发器，它有两个稳定状态。在A点（相当于Q端） 与B点（相当于Q端）可以分别积存信息1和0。T5、T6为 行向选通门，受行选线的电平控制。T7、T8为列向选通门 ，受列选线的电平控制。由此组成了双译码方式。当行选 线与列选线上的电平都是高电平时，则分别将T5、T6与 T7、T8导通，使A、B两点的信息经D与D两点分别送至输 入输出电路的I/O线及I/O线上，从而存储器某单元位线上 的信息同存储器外部相通。这时，就可以对该单元位线上
存储体是存储1和0信息的电路实体，它由许多个存储单 元组成，每个存储单元一般由若干位(8位)组成，每一位需 要一个存储元件，每个存储单元有一个编号，称为地址。
存储器的地址用一组二进制数表示，其地址线的根数n与 存储单元的数量N之间的关系为：
2n = N 地址线数与存储单元数之间的关系列于表9-1中。
① 6116有2K × 8位=16384个存储位，2K 表示芯片内的地 址有11位（A0-A10），8位表示一个单元有8个二进制位。
芯片内有128×128的存储单元矩阵。它有11条地址线，7条
用于行地址译码，4条用于列地址译码，每条列地址译码线
控制8个基本存储单元（128 × 16 × 8）。6116的工作方式
刷新是逐行进行的，由刷新地址计数器（9位）和刷新控 制器进行，要求8ms对整个存储体刷新一次，则对每一行
刷新要8000/512=15.6微秒。 ⑶ 动态RAM刷新控制逻辑
图9.11是由4 K×1位动态存储器组成的存储模块中的刷 新控制逻辑。该逻辑分为两大部分：32个4 K×1位动态 RAM组成的存储模块、总线驱动器和外围电路。每个芯 片上有两条控制信号线CS和CE，在刷新操作时CS为高电 平，数据输入输出处于高阻态被禁止。CE是芯片使能控 制。逻辑的另一部分是总线驱动器和外围电路，外围电 路主要是刷新时钟发生器、刷新地址计数器、芯片使能 逻辑和2到1的多路转换器。
2到1的多路转换器输出动态RAM的行地址，正常操作 时，输出从地址总线来的行地址；刷新操作时，输出有 刷新地址计数器来的行地址。
刷新时，刷新时序使所有芯片的CS处于无效状态，数
据输入输出被禁止。并使4个存储组的CE全部有效，同时 对4个存储组刷新。每一个存储组共有64行×512列基本 存储单元。一个刷新周期内只刷新有刷新地址计数器所 选中的那一行中的全部单元。在每次刷新周期结束后， 刷新计数器加1。动态存储器刷新时间间隔一般为2ms， 因此在2ms内要刷新64行。 ⑷ 动态RAM控制器
它的操作控制如表9-3所示。 图9.7 6264的引脚图
2、动态RAM（DRAM）
⑴ 动态RAM的基本单元 动态RAM是以MOS管栅极电容是否充有电荷来存储
信息的，其基本单元如图9.8所示。 由于只用一个管子，所以功耗
很低，存储容量可做得很大。它 是由T1管和寄生电容Cs组成的。
① 读操作时，地址译码电路使 某条字选择线为高电平， T1管导 通，则存储在Cs上的信息通过T1 管送到D线上，再通过放大，即 可得到存储的信息。
的信息进行读写操作。
写入时，被写入的信息从I/O线和I/O线输入。如写1时， 使I/O线为高电平， I/O线为低电平，经T7、T5与T8、T6 分别加至A端和B端，使T1截止而T2导通，于是A端为高 电平，触发器为存1的稳态；反之亦然。
读出时，只要电路被选中， T5 、 T6与T7、 T8导通， A端和B端的电位就送到I/O线及I/O线上。若原存的信息 为1，则I/O线上为1，I/O线上为0；反之亦然。读出时， 触发器的状态不受影响，故为非破坏性读出。
RAM分为静态RAM（SRAM）和动态RAM（DRAM） 两种。目前计算机内的主存储器都是DRAM，它的集成 度高、功耗很低，缺点是需要再生。SRAM是非挥发的， 所以不需要再生，但集成度比DRAM要低，计算机中的 高速缓冲存储器大多用SRAM.
现在有一些新的RAM，如组合RAM（IRAM），将刷 新电路与DRAM集成在一起；非易失RAM（NVRAM）， 实际上是由SRAM和EEPROM共同构成。正常情况下，它 和一般SRAM一样，而在系统掉电瞬间它把SRAM中的信
与SRAM比，DRAM要复杂的外部电路支持。图9.12 显示了DRAM控制器的基本结构，它由以下几个部分组 成：
① 地址多路开关：它一方面将CPU的地址总线转换成 分时的DRAM行列地址，另一方面在地址总线与刷新地 址之间切换。
② 刷新地址计数器：每次刷新由它提供刷新地址。 ③ 刷新定时器：提供刷新定时信号。 ④ 仲裁电路：因CPU访存与刷新是异步的，故有可能发 生冲突。可以依据一定的策略决定谁有优先权（通常是 刷新优先）。
⑤ 定时发生器：负责产生行、列地址选通信号、读写控 制信号等。
现在已经有将DRAM芯片和DRAM控制器集成在一起 的产品。
⑸ DRAM的演变和DIMM ① DRAM的演变
A0-A9 10位地址线在RAS控制下先送到行地址锁存器， 其中9位行地址译码后产生512根行选择线。另一根行地址 线与A0-A9 10位列地址在CAS控制下，译码产生2048根列 选择线。
读出和写入是分开的，W=低时为写入，D引脚上的数据 经信号放大和 I/O门控写入选中的存储单元。W=高时为读 出操作，被选中单元的数据被读出到Q线上。
存储器的可靠性用MTBF(Mean Time Between Failures) 平均故障间隔时间来衡量， MTBF越长，可靠性越高，内 存储器常采用纠错编码技术来延长MTBF以提高可靠性。 4、性能/价格比
这是一个综合性指标，性能主要包括上述三项指标—存 储容量、存储速度和可靠性。对不同用途的存储器有不同 的要求。例如，有的存储器要求存储容量，则就以存储容 量为主；有的存储器如高速缓冲器，则以存储速度为主。
⑵ 静态RAM的组成 静态RAM的组成如图9.5所示。存储体是一个由64×64 = 4096个6管静态存储电路组成的存储矩阵。在存储矩阵 中，X地址译码器输出为X0-X63共64根行选择线，Y地址 译码器输出为Y0-Y63共64根列选择线。只有行列都被选
中的那个存储电路，才能进行读出和写入。
图中为4K×1位的存储器，因此它仅有一个I/O电路。如 果要组成字长为8位的存储器，则同时有8个存储电路与外 界交换信息。这种存储器，将列按8位分组，每根列选择 线控制一组的列向门同时打开，相应地也应有8个I/O电路 。每一组的同一位，共用一个I/O电路。