利用Cadence Allegro PCB SI进行SI仿真分析

利用Cadence Allegro PCB SI进行SI仿真
分析
摘要
本文主要针对高速电路中的信号完整性分析，利用Cadence Allegro PCB SI 工具进行信号完整性（SI）分析。

说明：本手册中的实例均采用Cadence SPB 16_2操作实现。

目录
一、高速数字电路的基本知识 (3)
1.1高速电路的定义 (3)
1.2高速PCB的设计方法 (3)
1.3微带线与带状线 (4)
1.4常见的高速数字电路 (5)
1.4.1 ECL(Emitter Coupled Logic)射级耦合电路 (5)
1.4.2 CML(Current Mode Logic)电流模式电路 (6)
1.4.3 GTL(Gunning Transceiver Logic)电路 (6)
1.4.4 TTL(Transistor Transistor Logic)电路 (7)
1.4.5 BTL(BackPlane Transceiver Logic)电路 (7)
1.5信号完整性 (8)
1.4.1 反射（Reflection） (8)
1.4.2 串扰（Crosstalk） (8)
1.4.3 过冲（Overshoot）与下冲（Undershoot） (9)
1.4.4 振铃（Ringring） (9)
1.4.5 信号延迟(Delay) (9)
二、信号完整性分析和仿真流程 (11)
2.1 SpecctraQuest interconnect Designer的性能简介 (11)
2.2 SpectraQuest(PCB SI)仿真流程 (11)
三、仿真前的准备 (13)
3.1 IBIS模型 (13)
3.1.1 IBIS模型介绍 (13)
3.1.2 IBIS模型的获取方法 (14)
3.1.2 验证IBIS模型 (14)
3.2 预布局 (20)
3.3 电路板设置要求（Setup Advisor） (23)
3.3.1 叠层设置（Edit Cross-section） (24)
3.3.2 设置DC电压值（Identify DC Nets） (25)
3.3.3 器件设置（Device Setup） (26)
3.3.4 SI模型分配（SI Model Assignment） (27)
四、约束驱动布局 (35)
4.1 预布局提取和仿真 (35)
4.1.2 预布局拓扑提取分析 (37)
4.1.3 执行反射仿真 (40)
4.1.4 反射仿真测量 (42)
4.2 设置和添加约束 (43)
4.2.1 运行参数扫描 (43)
4.2.2 为拓扑添加约束 (47)
4.2.3 分析拓扑约束 (52)
五、布线后仿真 (53)
5.1 后仿真 (53)
5.2反射仿真 (53)
5.2.1 设置参数 (53)
5.2.2指定要仿真的网络 (53)
5.2.3 执行仿真 (55)
5.3综合仿真 (57)
5.4 串扰仿真 (57)
5.5 Simultaneous Switching Noisie仿真 (57)
5.6 多析仿真 (57)
六、参考文献 (57)
说明：本手册中的实例均采用Cadence SPB 16_2操作实现。

一、高速数字电路的基本知识
1.1高速电路的定义
高速电路有两个方面的含义，一是频率高，通常认为数字电路的频率达到或是超45MHZ 至50MHZ，而且工作在这个频率之上的电路已经占到了整个系统的三分之一，就称为高速电路；二是从信号的上升与下降时间考虑，当信号的上升时小于6倍信号传输延时时即认为信号是高速信号1。

此时考虑的与信号的具体频率无关．高速PCB的出现将对硬件人员提出更高的要求，仅仅依靠自己的经验去布线，会顾此失彼，造成研发周期过长，浪费财力物力，生产出来的产品不稳定。

高速电路设计在现代电路设计中所占的比例越来越大，设计难度也越来越高，它的解决不仅需要高速器件，更需要设计者的智慧和仔细的工作，必须认真研究分析具体情况，解决存在的高速电路问题．一般说来主要包括三方面的设计：信号完整性设计、电磁兼容设计、电源完整性设计．
从广义上讲，信号完整性指的是在高速产品中有互连线引起的所有问题，它主要研究互连线与数字信号的电压电流波形相互作用时其电气特性参数如何影响产品的性能。

对于高速PCB设计者来说，熟悉信号完整性问题机理理论知识、熟练掌握信号完整性分析方法、灵活设计信号完整性问题的解决方案是很重要的，因为只有这样才能成为21世纪信息高速化的成功硬件工程师。

1.2高速PCB的设计方法
如图2.1是传统的设计方法，在最后测试之前，没有做任何的处理，基本都是依靠设计者的经验来完成的。

在对样机测试检验时才可以查找到问题，确定问题原因。

为了解决问题，很可能又要从头开始设计一遍。

无论是从开发周期还是开发成本上看，这种主要依赖设计者经验的方法不能满足现代产品开发的要求，更不能适应现代高速电路高复杂性的设计。

所以必须借助先进的设计工具来定性、定量的分析，控制设计流程。

图1.1 传统PCB设计方法图1.2 Cadence的PCB设计方法
现在越来越多的高速设计是采用一种有利于加快开发周期的更有效的方法。

先是建立一套满足设计性能指标的物理设计规择，通过这些规则来限制PCB布局布线。

在器件安装之前，先进行仿真设计。

在这种虚拟测试中，设计者可以对比设计指标来评估性能。

而这些关键的前提因素是要建立一套针对性能指标的物理设计规则，而规则的基础又是建立在基于模型的仿真分析和准确预测电气特性之上的，所以不同阶段的仿真分析显得非常重要。

Cadence公司针对PCB Design Studio发布一个功能非常实用的高速电路设计及信号完整性分析的工具选件——Allegro PCB SI，利用这个仿真软件能够根据叠层的排序，PCB的介电常数，介质的厚度，信号层所处的位置以及线宽等等来判断某一PCB线条是否属于微带线、带状线、宽带耦合带状线，并且根据不同的计算公式自动计算出信号线的阻抗以及信号线的反射、串扰、电磁干扰等等，从而可以对布线进行约束以保证PCB的信号完整性。

在布线时利用Interconnect Designer工具设置各种约束条件，这些约束条件包括了范围广泛的物理和电气性能参数，如常见的PCB线宽，过孔数目，阻抗范围，还有峰值串扰，过冲特性，信号延时，阻抗匹配等，用仿真的结果做出在PCB中对时序、信号完整性、电磁兼容、时间特性及其他相关问题上做出最优化的设计。

Cadence软件针对高速PCB的设计开发了自己的设计流程，如图2它的主要思想是用好的仿真分析设计来预防问题的发生，尽量在PCB制作前解决一切可能发生的问题。

与左边传统的设计流程相比，最主要的差别是在流程中增加了控制节点，可以有效地控制设计流程。

它将原理图设计、PCB布局布线和高速仿真分析集成于一体，可以解决在设计中各个环节存在的与电气性能相关的问题。

通过对时序、信噪、串扰、电源结构和电磁兼容等多方面的因素进行分析，可以在布局布线之前对系统的信号完整性、电源完整性、电磁干扰等问题作最优的设计。

1.3微带线与带状线
表1介绍了微带线与带状线的一些基本情况2。

表1 微带线与带状线的对比
1.4常见的高速数字电路3
1.4.1 ECL(Emitter Coupled Logic)射级耦合电路
1.4.2 CML(Current Mode Logic)电流模式电路
1.4.3 GTL(Gunning Transceiver Logic)电路
1.4.4 TTL(Transistor Transistor Logic)电路
1.4.5 BTL(BackPlane Transceiver Logic)电路
1.5信号完整性
信号完整性是指信号在信号线上的质量。

信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。

差的信号完整性不是由某一因素导致的，而是由板级设计中多种因素共同引起的。

特别是在高速电路中，所使用的芯片的切换速度过快、端接元件布设不合理、电路的互联不合理等都会引起信号的完整性问题。

具体主要包括串扰、反射、过冲与下冲、振荡、信号延迟等..
1.4.1 反射（Reflection）
反射和我们所熟悉的光经过不连续的介质时都会有部分能量反射回来一样，就是信号在传输线上的回波现象。

此时信号功率没有全部传输到负载处，有一部分被反射回来了。

在高速的PCB中导线必须等效为传输线，按照传输线理论，如果源端与负载端具有相同的阻抗，反射就不会发生了。

如果二者阻抗不匹配就会引起反射，负载会将一部分电压反射回源端。

根据负载阻抗和源阻抗的关系大小不同，反射电压可能为正，也可能为负。

如果反射信号很强，叠加在原信号上，很可能改变逻辑状态，导致接收数据错误。

如果在时钟信号上可能引起时钟沿不单调，进而引起误触发。

一般布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素均会导致此类反射。

另外常有一个输出多个接收，这时不同的布线策略产生的反射对每个接收端的影响也不相同，所以布线策略也是影响反射的一个不可忽视的因素。

1.4.2 串扰（Crosstalk）
串扰是相邻两条信号线之间的不必要的耦合，信号线之间的互感和互容引起线上的噪声。

因此也就把它分为感性串扰和容性串扰，分别引发耦合电流和耦合电压。

当信号的边沿速率低于lns时，串扰问题就应该考虑了。

如果信号线上有交变的信号电流通过时，会产生交变的磁场，处于磁场中的相邻的信号线会感应出信号电压。

一般PCB板层的参数、信号线间距、驱动端和接收端的电气特性及信号线的端接方式对串扰都有一定的影响。

在Cadence 的信号仿真工具中可以同时对6条耦合信号线进行串扰后仿真，可以设置的扫描参数有：PCB 的介电常数，介质的厚度，沉铜厚度，信号线长度和宽度，信号线的间距．仿真时还必须指定一个受侵害的信号线，也就是考察另外的信号线对本条线路的干扰情况，激励设置为常高或是常低，这样就可以测到其他信号线对本条信号线的感应电压的总和，从而可以得到满足要求的最小间距和最大并行长度。

1.4.3 过冲（Overshoot）与下冲（Undershoot）
过冲是由于电路切换速度过快以及上面提到的反射所引起的信号跳变，也就是信号第一个峰值超过了峰值或谷值的设定电压。

下冲是指下一个谷值或峰值。

过分的过冲能够引起保护二极管工作，导致过早地失效，严重的还会损坏器件。

过分的下冲能够引起假的时钟或数据错误。

它们可以通过增加适当端接予以减少或消除。

1.4.4 振铃（Ringring）
振荡的现象是反复出现过冲和下冲。

信号的振铃由传输线上过度的电感和电容引起的接收端与传输线和源端的阻抗不匹配而产生的，通常发生在逻辑电平门限附近，多次跨越逻辑电平门限会导致逻辑功能紊乱。

振铃由反射等多种因素引起的，振铃可以通过适当的端接或是改变PCB参数予以减小，但是不可能完全消除。

在Cadence的信号仿真软件中，将以上的信号完整性问题都放在反射参数中去度量。

在接收和驱动器件的IBIS模型库中，我们只需要设置不同的传输线阻抗参数、电阻值、信号传输速率以及选择微带线还是带状线，就可以通过仿真工具直接计算出信号的波形以及相应的数据，这样就可以找出匹配的传输线阻抗值、电阻值、信号传输速率，在对应的PCB软件Allegro中，就可以根据相对应的传输线阻抗值和信号传输速率得到各层中相对应信号线的宽度(需提前设好叠层的顺序和各参数)。

选择电阻匹配的方式也有多种，包括源端端接和并行端接等，根据不同的电路选择不同的方式。

在布线策略上也可以选择不同的方式：菊花型、星型、自定义型，每种方式都有其优缺点，可以根据不同的电路仿真结果来确定具体的选择方式。

1.4.5 信号延迟(Delay)
电路中只能按照规定的时序接收数据，过长的信号延迟可能导致时序和功能的混乱，在低速的系统中不会有问题，但是信号边缘速率加快，时钟速率提高，信号在器件之间的传输时间以及同步时间就会缩短。

驱动过载、走线过长都会引起延时。

必须在越来越短的时间预算中要满足所有门延时，包括建立时间，保持时间，线延迟和偏斜。

由于传输线上的等效电容和电感都会对信号的数字切换产生延迟，加上反射引起的振荡回绕，使得数据信号不能满足接收端器件正确接收所需要的时间，从而导致接收错误。

在Cadence的信号仿真软件中，将信号的延迟也放在反射的子参数中度量，有Settledelay、Switchdelay、Propdelay。

其中前两个与IBIS模型库中的测试负载有关，这两个参数可以通过驱动器件和接收器件的用户手册参数得到，可以将它们与仿真后的Settledelay、Switchdelay加以比较，如果在Slow模式下得到的Switchdelay都小于计算得到的值，并且在Fast的模式下得到的Switchdelay的值都大于计算得到的值，就可以得出我们真正需要的两个器件之间的时延范围Propdelay。

在具体器件
布放的时候，如果器件的位置不合适，在对应的时延表中那部分会显示红色，当把其位置调整合适后将会变成蓝色，表示信号在器件之间的延时已经满足Propdelay规定的范围了。

二、信号完整性分析和仿真流程
2.1 SpecctraQuest interconnect Designer的性能简介
SpecctraQuest interconnect Designer是Cadence公司为了满足高速系统和板级设计需要而开发的工程设计环境。

它将功能设计和物理实际设计有机的结合在一起。

设计工程师能在直观的环境中探索并解决与系统功能息息相关的高速设计问题。

在进行实际的布局和布线之前，SpecctraQuest Interconnect Designer使设计工程师在时间特性，信号完整性，EMI，散热及其他相关问题上作出最优化的设计。

这种统一的考虑不仅在单块板的系统中得到完美体现，更能在多块板构成的系统中，包括ASIC芯片，电路板，连接电缆，插接件等之间的连接进行分析。

SpecctraQuest可以接受许多第三方厂商的网络表信息，时间特性数据（例如IBIS模型），提供了强大且易用的高速设计必须考虑的参数设置环境。

元件的IBIS仿真模型由元件的制造商提供，也可以自定义元件的模型。

IBIS(input/output buffer information) 输入/输出缓冲器信息规范,是一个元件的标准模型信息。

IBIS模型是一种基于V/I曲线的对I/O缓冲器快速准确建摸的方法,是反映芯片驱动和接收电气特性的一种国际标准,它提供一种标准的文件格式来记录如驱动器输出阻抗、上升/下降时间及输出负载等参数,非常适合做振铃( ringing)和串扰(crosstalk)等高频效应的计算与仿真。

IBIS模型是用于描述I/O 缓冲信息特性的模型,一个输出输入端口的行为描述可以分解为一系列的简单的功能模块,由这些简单的功能模块就可以建立起完整的IBIS模型,包括封装所带来的寄生参数、硅片本身的寄生电容、电源或地的嵌压保护电路、门限和使能逻辑、上拉和下拉电路等。

在SpecctraQuest的参数设置环境中你可以针对不同设计要求规定不同的约束条件。

这些
不同的约束条件可以通过参数分配表分配给电路板上不同的特定区域，或者分配给某一个信
号组（group），甚至具体到某一个网络。

这些约束条件包括了范围广泛的物理和电气性能参数，如常见的PCB线宽，过孔数目，阻抗范围，还有峰值串扰，过冲特性，信号延时，阻抗
匹配等。

SpecctraQuest内部包括SigNoise信号完整性分析工具，SigNoise能接受IBIS，Elecmodel和Quad模型，转换成其独特的设计模型化语言（DML）以完成复杂I/O结构的建模。

这种结构内有可编程驱动强度缓冲器，动态上拉/下拉I/O缓冲器和动态钳位二极管。

这种复
杂的I/O结构模型是纯IBIS模型难以作到的。

DML语言以Spice语言为基础，把IBIS模型嵌套
在较大的宏模型中，在较大的Spice模型中有功能性IBIS模型，因此SigNoise能以快得多的速
度进行仿真，而这种速度是纯Spice模型所无法达到的。

SpecctraQuest对高速系统的信号完整性分析和波形仿真，在高速系统设计中具有指导意义。

设计者可以在电路板预布局的情况下，就可以对系统特性进行仿真，而且实践证明，仿真结
果不好的布局，在完成布线后的仿真结果也不好。

在进行布局的调整，完成布线后，再进行
仿真，对于效果不好的网络分析原因，再加以针对性的改进，直至得到满意的布线结果。

2.2 SpectraQuest(PCB SI)仿真流程
三、仿真前的准备
3.1 IBIS模型
3.1.1 IBIS模型介绍4
随着数字系统性能的不断提升，信号输出的转换速度也越来越快，在信号完整性分析中，不能简单的认为这些高速转换的信号是纯粹的数字信号，还必须考虑到它们的模拟行为。

为了在PCB进行生产前进行精确的信号完整性仿真并解决设计中存在的问题，要求建立能描述器件I/O特性的模型。

这样，Intel最初提出了IBIS的概念，IBIS就是I/O Buffer Information Specification的缩写。

为了制定统一的IBIS格式，EDA公司、IC供应商和最终用户成立了一个IBIS格式制定委员会，IBIS公开论坛也随之诞生。

在1993年，格式制定委员会推出了IBIS的第一个标准Version 1.0，以后不断对其进行修订，现在的版本是1999年公布的Version 3.2，这一标准已经得到了EIA的认可，被定义为ANSI/EIA-656-A标准。

每一个新的版本都会加入一些新的内容，但这些新内容都只是一个IBIS模型文件中的可选项目而不是必须项目，这就保证了IBIS模型的向后兼容性能。

一个IBIS文件包括了从行为上模拟一个器件的输入、输出和I/O缓冲器所需要的数据，它以ASCII的格式保存。

IBIS文件中的数据被用来构成一个模型，这个模型可以用来对印刷电路板进行信号完整性仿真和时序分析。

进行这些仿真所需的最基本的信息是一个缓冲器的I/V参数和开关参数(输出电压与时间的关系)。

要注意的是，IBIS本身只是一种文件格式，它说明在一个标准的IBIS文件中如何记录一个芯片的驱动器和接收器的不同参数，但并不说明这些被记录的数据如何使用，这些参数要由使用IBIS模型的工具来读取。

IBIS模型是以元件为中心的，也就是说，一个IBIS文件允许你模拟整个的一个元件，而不仅仅是一个特定的输入、输出或I/O缓冲器。

因而，除了器件缓冲器的电学特性参数以外，IBIS文件还包括了器件的管脚信息以及器件封装的电学参数。

从Version 1.1开始，就定义了一个IBIS 模型文件的最基本的组成元素为I/V数据表、开关信息和封装信息(图3.1)。

图3. 1 IBIS模型的基本组成元素
图中，模块2 Pullup和模块1 PullDown表现了标准输出缓冲器的上拉和下拉晶体管，用直流I/V数据表来描述它们的行为。

模块3中的Power_Clamp和Gnd_Clamp是静电放电或钳位二极管，也是用直流I/V数据表来描述的。

模块4在IBIS文件中是Ramp参数，表示输
出从一个逻辑状态转换到另一个逻辑状态，用dV/dt来描述某一特定阻性负载下输出波形的上升沿和下降沿。

模块5描述的是体电容和封装寄生参数，其中C_comp是硅晶元电容，它是不包括封装参数的总的输出电容_L_pkg、R_pkg和C_pkg分别是由封装带来的寄生电感、寄生电阻和寄生电容。

如果描述的仅仅是输入管脚的IBIS模型，则只由模块3和模块5两部分组成即可。

IBIS规范要求的I/V曲线的范围是Vcc到(2*Vcc)，制定这一电压范围的原因是，由全反射所引起的过冲理论上的最大值是两倍的信号摆幅。

Gnd_Clamp的I/V曲线范围定义为-Vcc到Vcc，而Power_Clamp的I/V曲线范围是0到(2*Vcc)。

要注意的是，Pullup和Power_Clamp在IBIS文件中的电压V table为Vcc-V output。

3.1.2 IBIS模型的获取方法
（1）最简单的方法就是直接在Google中搜索你所需要的器件IBIS模型的名称
（2）有一个组织管理好了各个EDA公司的IBIS模型，可以按公司找到自己所所需要的模型，网址是/ibis/home/models/models.htm#M
（3）直接到器件公司的官网上搜索
3.1.2 验证IBIS模型
Model Integrith能够进行模型建立、处理和校验，在使用仿真前必须先验证仿真模型。

Model Integrity分析IBIS模型和Cadence DML（Device Model Library）模型的语法错误，Model Integrity可以相互转换IBIS、Quad和Cadence DML文件。

3.1.2.1 浏览解析的IBIS文件结果
（1）在Windows的程序文件夹中-->选择“Cadence SPB 16.2”-->“Model Integrity”-->弹出“Model Integrity”窗口，如图3-1-2-1所示。

图3-1-2-1 “Model Integrity”窗口
（2）在“Model Integrity”窗口中选择“File”-->“Open”命令，打开…\tech\models\dbx.ibs 文件，如图3-1-2-2所示。

图3-1-2-2 dbx 模型内容
当打开IBIS 文件时，一个解析程序ibischk4.0.1运行。

分析完成后，会弹出错误和警告信息，必须解决这些错误和警告。

如果没有出现错误和警告，则说明模型内容正确。

（3）在左边“Physical View ”栏单击”dbx “前的“+”号浏览IOCell 模型，树列表中显示所有的IOCell 模型，如图3-1-2-3所示。

图3-1-2-3 IOCell 模型与警告信息
IOCell 模型
警告信息
（4）在“Physical View”栏双击“DBX_B04041B1A2AZZGID”-->单击按钮（图3-1-2-3红色箭头处），会发现在编辑窗口有警告标志，并且会在最下面的输出窗口提示警告所在的位置与原因，如图3-1-2-3所示。

（5）在输出窗口的“WARNING (line 433) - Pulldown Maximum data is non-monotonic“行双击，查看编辑窗口会有”-600.00mV -14.90mA -9.31mA -20.08mA “（编辑窗口的四行数据分别为：电压值、典型电流值、最小电流值和最大电流值）警告显示为下拉的最大数据是非单调的，如图3-1-2-4所示。

上一行数据为-22.19mA，此行为-20.08mA，故非单调。

图3-1-2-4 警告信息
（6）查看IOCell的波形
在“Physical View“栏选择”DBX_B04041B1AZZGID”-->右键-->从弹出菜单选择“View Cure”-->“Pulldown”-->”Max”-->弹出“Sigwave”窗口，如图3-1-2-5所示。

图3-1-2-5 “Sigwave”窗口
窗口显示Pulldown Maximum IV曲线，波形非单调。

通过上述方法可以查看其他IOCell的各类曲线。

（7）在“Sigwave”窗口“File”-->“Save as”，保存波形文件，扩展名为sim。

说明：一般在模型中有保护二极管，在上拉和下拉曲线数据被记录时，保护二极管影响也被记录在输出波形数据中，这些警告是在IBIS模型中最普遍的警告，不需要纠正IBIS文件，因为这个IOCell模型下拉VI曲线没有错误。

但是如果在其他处出现非单调，则需要修改IBIS 文件。

3.1.2.2 在Model Integrity中仿真IOCell模型
（1）在“Model Integrity”窗口中的“Physical View“栏选择”DBX_B04041B1A2AZZGID “-->单击鼠标右键-->选择“Simulate Buffer …”-->弹出“Buffer Model Simulation”窗口（图3-1-2-2-1所示），在图3-1-2-2-2所示-->在“Physical Viw”栏有一个新的文件，这是IBIS模型的DML格式，PCB SI运行仿真需要DML格式的模型，所以Model Integrity自动产生了
DML文件。

图3-1-2-2-1“Buffer Model Simulaton“窗口图3-1-2-2-2自动生成DML模型（2）在“Buffer Model Simulation“窗口选择”Output“，注意到测试负载夹具参数为0，这表明IOCell醋没有缓冲延迟测试夹具，Tperiod为仿真周期。

设置参数”Rref“为50，”Cref“为4p，”Vref“为1.5，如图3-1-2-2-3所示
图3-1-2-2-3 设置测试负载夹具参数
（3）单击“Simulated“按钮，仿真运行并在”Sigwave“窗口产生波形，如图3-1-2-2-4所示。

当仿真其他IOCell时，波形文件会被重写（覆盖），因此，如果想在以后观察某个IOCell 的波形时，在进行其他IOCell模型的仿真前，应该将当前波形文件另存。

图3-1-2-2-4 仿真波形
（4）上述是手动设置DBX_B04041B1A2AZZGID的测试负载夹具参数，为了在PCB SI利用DML模型进行仿真，需要将此参数写入到IBIS文件当中。

在“Physical View“栏双击”DBX_B04041B1A2AZZGID“-->在右边编辑窗口进入到该
模块的内容，做出如图3-1-2-2-5的修改.。

图3-1-2-2-5 仿真的参数设置
说明：一般器件厂商提供的IBIS 模型中都提供了测试夹具的仿真参数，无需进行修改，如果用户希望得到不同参数下所用器件的性能，也可以自己来进行修改。

3.1.2.3 使用IBIS to DML 转换器
（1）在“Physical View “栏单击IBIS 文件dbx-->选择菜单栏上”Option “-->”Translation Options …“-->弹出”Translation Options “窗口，如图3-1-2-3-1所示。

图3-1-2-3-1 “Translation Options “窗口
（2）默认选项，单击“OK “，关闭”Translation Options “窗口。

（3）在“Physical View “栏选择IBIS 文件dbx-->单击鼠标右键-->选择”IBIS to DML ”,系统会提示是否重写-->单击“Yes ”按钮，重写文档。

3.1.2.4 浏览DML 文件的错误和警告信息
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当转换一个IBIS文件为DML格式时，dmlcheck解析器运行。

在输出窗口显示错误和警告信息。

可以利用在3.1.2.1和3.1.2.2节中介绍的方法来进行警告的查找与修改和仿真等。

只有不过在DML格式中，没有标明四行数据，它们分别是：电压值、典型电流值、最小电流值和电大电流值。

3.2 预布局
预布局是按照一般的外形因素、机械限制和惯例预先确定关键元件的位置。

预布局设计通常使用CAD软件建立并作为设计的开始。

预布局断气对于解空间分析很有用，因为系统的调整信号影响这些元件，基于预布局数据提取关键信号的拜年，并作为解析空间分析的起点。

本小节关简单介绍预布局的基本方法。

（1）在程序文件夹中选择“Cadence SPB 16.2”-->”PCB SI”-->弹出产品选择对话框，选择“Allegro PCB SI GXL（SPECCTRAQuest）”-->单击“OK”按键，弹出编辑窗口。

如图3-2-1所示。

图3-2-1 Allegro PCB SI GXL 窗口
（2）选择“File”-->“Open”，打开 ..\tech\preplacement\preplacement.brd文件，如图3-2-2所示。