CMOS1：4分接器的设计
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21.Simon J Lovett.Marco Welten.Alan Mathewson.Barry Mason Optimizing MOS Transistor Mismatch 1998(01)
22.查看详情
23.Thomas H Lee Voltage Reference and Biasing
Data OUl2
Data0ut3101010 010001 100110 111011
从幽中可以看出,分接器止确地将622Mb/s速率上的输入数据恢复出四路155Mb/s数据输出,这说明分接器的逻辑和时序是止确的。
图8.3是四路输:U数据的眼幽。输入数据是2”.I的伪随机码。输山数据眼图具有足够人的张开度,数据信号近似方波,这表明分接器朽:622Mb/s的速率上l。作性能1F常好,预示着具有获得
从测试结果还可以看出:本文的芯片设计中还存在一些问题,F面将指出这些问题并加以分析。
.6I.
CMOS1:4分接器的设计
作者:卢文才
学位授予单位:东南大学
1.原荣光纤通信网络 1999
2.王志功光纤通信集成电路设计 2003
3.Zhihao Lao.Langmann U Design of a low-power 10 Gb/s Si bipolar 1:16-demultiplexer IC Solid-State Circuits 1996(01)
6.M Fukaishi A 4.25Gb/s CMOS Fiber Channel Transceiver with Asynchronous Binary Tree-type Demultiplexer and Frequency Conversion Architecture
7.Akira Tanabe A 10Gb/s Demultiplexer IC in 0.18μm CMOS using Current Mode Logic with Tolerance to Threshold Voltage Fluctuation
圈8.101:4分接器输入数据在622Mb/s速率上四路155Mb/s输出信号的波形图
I到8.11l:4分接器输入数据在622Mb/s述率上一路155Mb/s输山信号的眼圈
.59.
东南人学坝l:学位论文鞯八章l:4分接_}j|}的芯"测试
图8.12550MHz的分频输出时钟信号的波形
圈8.131:4分接器输入数据在22Gbls速率上的四路550Mbls输出信号的波形
GND S接地
Datain I622Mb/s数据输入
Clock in+,Clock in—I622MHz时钟输入
Data outl.out4o155Mb/s数据输山
Clock out o155MHz时钟输出
注:管脚类J驰缩弓s:电满5:l:输入;o:输出
尔南人学硕l‘学位论92籀八章l:4分接黼的芯”测试
芯片封装屙,制作了专门的PCB扳,将封装斤的芯片焊接在PCB扳上,其照片如I划8.8所示。PCB扳上高频信号通过SMA接头将其引出,与外界相连。
尔谢人学倾I:学位论史雏八争l:4分接;{{}的芯"测试
图8.8PCB测试扳
首先在SDH的速率标准STM.4(622Mb/s)上进行了功能测试,幽8.9为155MHz分频时钟输山信号的波形。图8.10是622Mb/s输入信号与四路输出信号的波形。闰8.1l是622Mbfs输入信号与一路输出信号的眼图对照。
-60
尔南人学顺Ij学位论文批八章l:4分接{}}}的芯外测试
幽8.141:4分接器输入数据在2.2Gbls速率上一路550Mb/s输出信号的眼图
8.2结果分析
从在片测试结果中.可以得出结论:在2.5V电源供电下,本文设计的1:4分接器可以在622Mb/s 速率上实现分接功能,功耗仅为68roW;在2.8V电源供电r,本文设计的l:4分接器可以在最高速率2.2Gb/s上实现分接功能.功耗仅为168mW。
更高}:fi-速率构可能性。
采南人学瑚I.学位论史帮八常I.4分接{{{}的芯片测试
幽8,4是分接器的分频输出。仪器冠示扳上的数据显示时钟信号的I。I空比(Duty Cycle)为50.4%,这足一个啦常好冉勺数据,接近理想50%。
图8.31:4分接器输入数据在622Mb/s速率上的四路155Mb/s输出信号的眼图
24.Neil H E Weste, Kamran Eshraghian "Principles of CMOS VLSI design: A systems perspective" 1994
25.TSMC (Taiwan Semiconductor Manufacturing Co Ltd)0.25μm-CMOS 工艺设计手册
N允扣:SDH的述率标玳STM.4(622Mb/s)I:进行r逻辑功n&测试,阿8.2为输入和输…信lj波形。
图8.2l:4分接器输入数据在622Mb/s速率上四路155Mbls输出信号的波形图
输入数据…1011,OI01,1001,0010,10l I,OIOI,1001,00
输出数据Data outI
8.田磊0.25 μm CMOS 10Gb/s 高速分接器设计 2001
9.W Lu.Z Wang.L Tian Design of a low-power 1.5Gb/s CMOS 1:4 demultiplexer IC 2001
10.J Navarro S Jr.W A M Van Noije‘Design of an 8:1 MUX at 1.7Gb/s in 0.8μm CMOS Technology' from IEEE
4.Abrao T.Correra F S A 2.488 Gb/s GaAs 1:4/1:16 demultiplexer IC with skip circuit for SONET STS-
12/48 systems 1995
5.Bissessur H.Pagnod-Rossiaux P.Mestric R.Martin, B Extremely small polarization independent phased-array demultiplexers on InP 1996(04)
冈为功能IU路的输入输il5之州的耦合会产'I-A、=可预测的结果.田此功能1乜路的输入输jU应腮j^远离。
6.6芯片照片
I刳6.2址水文I:4分接器的芯片J!《{片,芯片几、J为O.7x0.7llam2。表6.2给出了芯片引脚说l如。
幽6.2芯片照片
表6.2芯片引脚说明
符号引脚类型功能VDD S+2,5V电源
输出数据Data outI(m4)…10ll,101l…
DBiblioteka Baiduta out2(m3)…010l,0101...
Data out3(m2)0010,0010…
Data Ot.1“(mI)…1100,1100…
削87是22Gb/s数据信号输入时凹路输出数据的眦I到,可以看¨i眼倒的展开度仍然很人.但l噪声增加r。
26.陆建华超高速CMOS32:1复接器集成电路设计[学位论文]硕士 2000
1.学位论文钱立旺0.6μm CMOS 622Mb/s高速分接器设计2004
分接器是光纤通信网中的关键器件.它位于光纤接收机的末端,将接收到的一路高速信号重新恢复成多路的低速信号.该文简要介绍了分接器的实现工艺和设计流程,以及复接和分接的原理.分接器有三种主要结构:串型结构、并型结构和树型结构,该文分析了三种结构的工作原理及其优缺点.根据三种结构的各自特点和设计目标,选用树型结构作为分接器的基本结构.电路设计是分接器设计的基础.速度、功耗、面积是电路设计要考虑的主要因素,不同的电路形式具有不同的优缺点,如CMOS互补逻辑电路功耗低,面积小,速度相对较慢;SCFL(源极耦合FET逻辑)电路速度高,功耗和面积较大.所以要针对具体设计需要选用适当的电路形式或其组合结构,以满足设计要求.触发器是分接器的基本组成单元,建立时间和保持时间是影响电路速度的关键,所以减小建立时间和保持时间是触发器设计的主要目标,该文着重介绍了SCFL锁存器的设计和优化方法.该文介绍了分接器的版图设计考虑,并给出了仿真结果和芯片的晶圆级测试结果,并对测试结果进行了分析.该文设计的1:4分接器采用CSMC-HJ 0.6μmCMOS工艺实现,测试结果表明,芯片成功的实现了SDHSTM-4级别1:4分接器的功能,最高分接速率可达622Mb/s.
15.Jian Zhou.Jin Liu.Dian Zhou Reduced setup time static D flip-flop 2001(05)
16.Chin-Kong K Y A 0.6um CMOS 4Gb/s Transceiver with data recovery using oversampling 1997
11.J Yuan.C Svensson High Speed CMOS Circuit Technique 1989
12.王志功光纤通信系统超高速集成电路设计[期刊论文]-中国科学基金 2000(3)
13.曾智龙三种复用技术的比较 2001(03)
14.Vladimir Stojanovic Vojin G Oklobdzija Comparative Analysis of Master-Slave Latches and Flip-Flops for High-Performance and Low-Power Systems 1999
擗六章I:4分接;{j}的版|兰|改il
J’sO瞅蚶匹毗传输线。
为了减小I也源椴合串扰,我”J住也源雨J地线之问有意口{地增加一些交香电弈,以滤除掉电源中的交流分姑.保i111113路的稳定I:作。
19.J Navarro S Jr.Wilhelmus A M Van Noije CMOS tapered buffer design for small width clock/data signal propagation 1998
20.Tuna B Tarim Mohammed ismail Enhanced AnalogYields Cost-Effective Systems-On Chip 1999
接着在最高速率2.2Gb/s上进行了功能测试.图8.12为550MHz分频时钟输出信号的波形。图8.13是2.2Gb/s输入信号与四路输出信号的波形。图8.14是2.2Gb/s输入信号与一路输出信号的眼图对照。
幽8.9155MHz分频输出时钟信号的波形幽
东南人学坝I:学位论文筇八章1:4分接{{}}的芯"测试
17.Maitham Shams.MohamedI Elmasry A formulation for quick evaluation and optimization of digital CMOS circuits
18.Sharad Mehrotra Paul Franzon Wentai Liu Skew and Delay Minimization of High Speed CMOS Circuits using Stochastic Optimization
幽8.7l:4分接器输入数据在2.2Gb/s速率上的四路550Mb/s输出信号的眼图
8.2封装级测试
住芯片测试不需要键合封装,使埘超高速探针直接测试,这样测试的寄生参数小,测试结果比较蚶,但测试芯片的l:作环境与实际I:作环境相筹较人。封装测试是将芯片封装蚶后进行洲试,测试芯片的J.作环境就是实际的I:作环境。冈此,在芯片测试表明芯片能正确l:作后,颁对芯片进行封装,再进一步测试其封装斤的性能。
从封装后再次测试的结果可以看出:在2.5V电源供电F,本文设计的I:4分接器仍然能在622Mb/s速率上实现分接功能:在28V电源供电r,设计的1:4分接器仍能在2.2G b/s速率上也实现分接功能。冈此封装历,芯片的述度性能基本没有衰减。
从幽8.3与幽8.11输山信号的眼图对比可以看山:图8.11的尖峰比幽8.3的尖峰小,即封装后芯片输fU信号的尖峰小了,这是冈为封装后,输出信号的负载电容增人丁.它将部分高频信号滤掉了,从而使得尖峰变小。从幽8.4与图8.9或幽8.5与幽8.12输出分频时钟的波形幽对比可以看出:封黻后输山信号的噪声增加了,这是由f-PCB板上信号线的焊点和信号线之间相马:干扰等闪素引入了噪声。
瞄8.4J:4分接器的155MHz分频输出信号
.54.
东南人学顺1。学位论义第八章I:4分接{!{}的芯JI测试
图8.5l:4分接器的最高分频667MHz输出时钟信号
幽8.6l:4分接器输入数据在2.2Gb/s速率上输入输出数据的波形图
求南人学坝1.学他论义笫八章14分接{}|}的芯¨测试
输入数撕…1001,010l,1010.1100,l001.0101,1010,llo…
22.查看详情
23.Thomas H Lee Voltage Reference and Biasing
Data OUl2
Data0ut3101010 010001 100110 111011
从幽中可以看出,分接器止确地将622Mb/s速率上的输入数据恢复出四路155Mb/s数据输出,这说明分接器的逻辑和时序是止确的。
图8.3是四路输:U数据的眼幽。输入数据是2”.I的伪随机码。输山数据眼图具有足够人的张开度,数据信号近似方波,这表明分接器朽:622Mb/s的速率上l。作性能1F常好,预示着具有获得
从测试结果还可以看出:本文的芯片设计中还存在一些问题,F面将指出这些问题并加以分析。
.6I.
CMOS1:4分接器的设计
作者:卢文才
学位授予单位:东南大学
1.原荣光纤通信网络 1999
2.王志功光纤通信集成电路设计 2003
3.Zhihao Lao.Langmann U Design of a low-power 10 Gb/s Si bipolar 1:16-demultiplexer IC Solid-State Circuits 1996(01)
6.M Fukaishi A 4.25Gb/s CMOS Fiber Channel Transceiver with Asynchronous Binary Tree-type Demultiplexer and Frequency Conversion Architecture
7.Akira Tanabe A 10Gb/s Demultiplexer IC in 0.18μm CMOS using Current Mode Logic with Tolerance to Threshold Voltage Fluctuation
圈8.101:4分接器输入数据在622Mb/s速率上四路155Mb/s输出信号的波形图
I到8.11l:4分接器输入数据在622Mb/s述率上一路155Mb/s输山信号的眼圈
.59.
东南人学坝l:学位论文鞯八章l:4分接_}j|}的芯"测试
图8.12550MHz的分频输出时钟信号的波形
圈8.131:4分接器输入数据在22Gbls速率上的四路550Mbls输出信号的波形
GND S接地
Datain I622Mb/s数据输入
Clock in+,Clock in—I622MHz时钟输入
Data outl.out4o155Mb/s数据输山
Clock out o155MHz时钟输出
注:管脚类J驰缩弓s:电满5:l:输入;o:输出
尔南人学硕l‘学位论92籀八章l:4分接黼的芯”测试
芯片封装屙,制作了专门的PCB扳,将封装斤的芯片焊接在PCB扳上,其照片如I划8.8所示。PCB扳上高频信号通过SMA接头将其引出,与外界相连。
尔谢人学倾I:学位论史雏八争l:4分接;{{}的芯"测试
图8.8PCB测试扳
首先在SDH的速率标准STM.4(622Mb/s)上进行了功能测试,幽8.9为155MHz分频时钟输山信号的波形。图8.10是622Mb/s输入信号与四路输出信号的波形。闰8.1l是622Mbfs输入信号与一路输出信号的眼图对照。
-60
尔南人学顺Ij学位论文批八章l:4分接{}}}的芯外测试
幽8.141:4分接器输入数据在2.2Gbls速率上一路550Mb/s输出信号的眼图
8.2结果分析
从在片测试结果中.可以得出结论:在2.5V电源供电下,本文设计的1:4分接器可以在622Mb/s 速率上实现分接功能,功耗仅为68roW;在2.8V电源供电r,本文设计的l:4分接器可以在最高速率2.2Gb/s上实现分接功能.功耗仅为168mW。
更高}:fi-速率构可能性。
采南人学瑚I.学位论史帮八常I.4分接{{{}的芯片测试
幽8,4是分接器的分频输出。仪器冠示扳上的数据显示时钟信号的I。I空比(Duty Cycle)为50.4%,这足一个啦常好冉勺数据,接近理想50%。
图8.31:4分接器输入数据在622Mb/s速率上的四路155Mb/s输出信号的眼图
24.Neil H E Weste, Kamran Eshraghian "Principles of CMOS VLSI design: A systems perspective" 1994
25.TSMC (Taiwan Semiconductor Manufacturing Co Ltd)0.25μm-CMOS 工艺设计手册
N允扣:SDH的述率标玳STM.4(622Mb/s)I:进行r逻辑功n&测试,阿8.2为输入和输…信lj波形。
图8.2l:4分接器输入数据在622Mb/s速率上四路155Mbls输出信号的波形图
输入数据…1011,OI01,1001,0010,10l I,OIOI,1001,00
输出数据Data outI
8.田磊0.25 μm CMOS 10Gb/s 高速分接器设计 2001
9.W Lu.Z Wang.L Tian Design of a low-power 1.5Gb/s CMOS 1:4 demultiplexer IC 2001
10.J Navarro S Jr.W A M Van Noije‘Design of an 8:1 MUX at 1.7Gb/s in 0.8μm CMOS Technology' from IEEE
4.Abrao T.Correra F S A 2.488 Gb/s GaAs 1:4/1:16 demultiplexer IC with skip circuit for SONET STS-
12/48 systems 1995
5.Bissessur H.Pagnod-Rossiaux P.Mestric R.Martin, B Extremely small polarization independent phased-array demultiplexers on InP 1996(04)
冈为功能IU路的输入输il5之州的耦合会产'I-A、=可预测的结果.田此功能1乜路的输入输jU应腮j^远离。
6.6芯片照片
I刳6.2址水文I:4分接器的芯片J!《{片,芯片几、J为O.7x0.7llam2。表6.2给出了芯片引脚说l如。
幽6.2芯片照片
表6.2芯片引脚说明
符号引脚类型功能VDD S+2,5V电源
输出数据Data outI(m4)…10ll,101l…
DBiblioteka Baiduta out2(m3)…010l,0101...
Data out3(m2)0010,0010…
Data Ot.1“(mI)…1100,1100…
削87是22Gb/s数据信号输入时凹路输出数据的眦I到,可以看¨i眼倒的展开度仍然很人.但l噪声增加r。
26.陆建华超高速CMOS32:1复接器集成电路设计[学位论文]硕士 2000
1.学位论文钱立旺0.6μm CMOS 622Mb/s高速分接器设计2004
分接器是光纤通信网中的关键器件.它位于光纤接收机的末端,将接收到的一路高速信号重新恢复成多路的低速信号.该文简要介绍了分接器的实现工艺和设计流程,以及复接和分接的原理.分接器有三种主要结构:串型结构、并型结构和树型结构,该文分析了三种结构的工作原理及其优缺点.根据三种结构的各自特点和设计目标,选用树型结构作为分接器的基本结构.电路设计是分接器设计的基础.速度、功耗、面积是电路设计要考虑的主要因素,不同的电路形式具有不同的优缺点,如CMOS互补逻辑电路功耗低,面积小,速度相对较慢;SCFL(源极耦合FET逻辑)电路速度高,功耗和面积较大.所以要针对具体设计需要选用适当的电路形式或其组合结构,以满足设计要求.触发器是分接器的基本组成单元,建立时间和保持时间是影响电路速度的关键,所以减小建立时间和保持时间是触发器设计的主要目标,该文着重介绍了SCFL锁存器的设计和优化方法.该文介绍了分接器的版图设计考虑,并给出了仿真结果和芯片的晶圆级测试结果,并对测试结果进行了分析.该文设计的1:4分接器采用CSMC-HJ 0.6μmCMOS工艺实现,测试结果表明,芯片成功的实现了SDHSTM-4级别1:4分接器的功能,最高分接速率可达622Mb/s.
15.Jian Zhou.Jin Liu.Dian Zhou Reduced setup time static D flip-flop 2001(05)
16.Chin-Kong K Y A 0.6um CMOS 4Gb/s Transceiver with data recovery using oversampling 1997
11.J Yuan.C Svensson High Speed CMOS Circuit Technique 1989
12.王志功光纤通信系统超高速集成电路设计[期刊论文]-中国科学基金 2000(3)
13.曾智龙三种复用技术的比较 2001(03)
14.Vladimir Stojanovic Vojin G Oklobdzija Comparative Analysis of Master-Slave Latches and Flip-Flops for High-Performance and Low-Power Systems 1999
擗六章I:4分接;{j}的版|兰|改il
J’sO瞅蚶匹毗传输线。
为了减小I也源椴合串扰,我”J住也源雨J地线之问有意口{地增加一些交香电弈,以滤除掉电源中的交流分姑.保i111113路的稳定I:作。
19.J Navarro S Jr.Wilhelmus A M Van Noije CMOS tapered buffer design for small width clock/data signal propagation 1998
20.Tuna B Tarim Mohammed ismail Enhanced AnalogYields Cost-Effective Systems-On Chip 1999
接着在最高速率2.2Gb/s上进行了功能测试.图8.12为550MHz分频时钟输出信号的波形。图8.13是2.2Gb/s输入信号与四路输出信号的波形。图8.14是2.2Gb/s输入信号与一路输出信号的眼图对照。
幽8.9155MHz分频输出时钟信号的波形幽
东南人学坝I:学位论文筇八章1:4分接{{}}的芯"测试
17.Maitham Shams.MohamedI Elmasry A formulation for quick evaluation and optimization of digital CMOS circuits
18.Sharad Mehrotra Paul Franzon Wentai Liu Skew and Delay Minimization of High Speed CMOS Circuits using Stochastic Optimization
幽8.7l:4分接器输入数据在2.2Gb/s速率上的四路550Mb/s输出信号的眼图
8.2封装级测试
住芯片测试不需要键合封装,使埘超高速探针直接测试,这样测试的寄生参数小,测试结果比较蚶,但测试芯片的l:作环境与实际I:作环境相筹较人。封装测试是将芯片封装蚶后进行洲试,测试芯片的J.作环境就是实际的I:作环境。冈此,在芯片测试表明芯片能正确l:作后,颁对芯片进行封装,再进一步测试其封装斤的性能。
从封装后再次测试的结果可以看出:在2.5V电源供电F,本文设计的I:4分接器仍然能在622Mb/s速率上实现分接功能:在28V电源供电r,设计的1:4分接器仍能在2.2G b/s速率上也实现分接功能。冈此封装历,芯片的述度性能基本没有衰减。
从幽8.3与幽8.11输山信号的眼图对比可以看山:图8.11的尖峰比幽8.3的尖峰小,即封装后芯片输fU信号的尖峰小了,这是冈为封装后,输出信号的负载电容增人丁.它将部分高频信号滤掉了,从而使得尖峰变小。从幽8.4与图8.9或幽8.5与幽8.12输出分频时钟的波形幽对比可以看出:封黻后输山信号的噪声增加了,这是由f-PCB板上信号线的焊点和信号线之间相马:干扰等闪素引入了噪声。
瞄8.4J:4分接器的155MHz分频输出信号
.54.
东南人学顺1。学位论义第八章I:4分接{!{}的芯JI测试
图8.5l:4分接器的最高分频667MHz输出时钟信号
幽8.6l:4分接器输入数据在2.2Gb/s速率上输入输出数据的波形图
求南人学坝1.学他论义笫八章14分接{}|}的芯¨测试
输入数撕…1001,010l,1010.1100,l001.0101,1010,llo…