时序逻辑电路

8.1
8.1.1 触发器综述
触发器
在数字系统中，不但要对数字信号进行算术运算和逻辑运算， 而且经常需要对二值信息进行保存，需要有逻辑记忆功能的逻辑电 路。我们把能够存储1位二值信息的基本单元电路称为触发器。 触发器有两个特点：一是具有两个稳定状态，分别用逻辑0和逻辑1 表示；二是在输入信号作用下，可从一种状态翻转到另一种状态， 在输入信号取消后，能保持状态不变。
8.3 计数器
8.3 计数器
例8.3.2 试分析图8.3.12所示逻辑图，说明它是个具有什么功能 的电路。
8.3 计数器
【解】 (1)写出各触发器驱动方程和时钟方程。
各触发器的翻转时刻，F1和F3是每来一个CP触发器状 态翻转一次，而F2一定是在Q1输出由1变为0，即有下降沿 时，Q2状态发生翻转。
2）假设逻辑电路初始状态Q3Q2Q1=000，列出状态转 换表如表8.3.10所示。
8.3 计数器
8.4
定时器
8.4.1 555定时器的结构与工作原理
8.4
定时器
1 阻值相等的三个电阻构成分压器
555定时器由三个5 kΩ电阻R串联构成分压器，对 电源UCC实现分压（因为比较器的输入电阻近似为无穷 大，所以比较器的两个输入端都不取用电流）。
8.3 计数器
8.3 计数器
2
同步二进制加法计数器
同步二进制加法计数器的逻辑电路如图8.3.2所示。图中JK触
发器的J端和K端有多个输入，它们之间分别具有与门的逻辑功能
，所以无须再外加逻辑与门。
8.3 计数器
8.3.3 十进制计数器
1
异步十进制加法计数器
8.3 计数器
8.3 计数器
2
同步十进制加法计数器
8.3 计数器
8.3 计数器
8.3.5 计数器分析示例
例8.3.1 一个计数器的逻辑图如图8.3.11所示，设其初始状态 Q3Q2Q1=000，试说明其逻辑功能。
8.3 计数器
【解】(1)写出各触发器信号输入端的逻辑表达式（也称计数器 的驱动方程）。
(2)将初始状态000代入驱动方程，可得
当在CP端输入第1个时钟脉冲后，根据各触发器信号输入端的 逻辑状态即可确定各触发器的输出状态；F1翻转为1态，F2、F3维持 0态，计数器状态变为001；将这个状态代入驱动方程，便可得到第 1个时钟脉冲作用结束后各触发器的输入状态，根据这些状态，确 定在CP端输入第2个时钟脉冲后，计数器状态变为010；依此类推， 即可得到相应的逻辑状态表（直到计数器恢复初始的000状态）， 如表8.3.9所示。
8.3 计数器
8.3 计数器
(2)功能扩展。 利用双时钟计数器的加法计数的进位输出端 或减法计数的 借位输出端 ，接到置数控制端 即可以将数据直接置入相应 的触发器。因此，改变置数端的数码，便可以连成模数为M的计数 器。
8.3 计数器
2
74290异步计数器
二—五—十进制计数器74290为异步计数器。图8.3.9所示为 74290的逻辑符号和功能端外引线排列图。
8.1.4 触发器的应用
1
触发器逻辑功能变换
1)JK触发器改为D触发器
触发器
2)D触发器改为JK触发器
8.1
触发器
3)D触发器转换成T′触发器 如图8.1.12所示，将D触发器的D端接到 端就构成了T′触发 器。每来一个CP上升沿，触发器就翻转一次。
8.1
触发器
2
移位寄存器
图8.1.13（a）是用D触发器组成的四位左移移位寄存器。其中，每 一个触发器的输出端Q依次连接到下一个触发器的D端，只有第一个触发 器的D端接收数据，每当时钟脉冲的上升沿到达时，输入数码移入触发器 F1，同时每一个触发器的状态也移给下一个触发器。假设输入数码为 1011，那么在移位脉冲的作用下，移位寄存器中数码的移动情况如表 8.1.8所示。
8.3 计数器
8.3.2 二进制计数器
1
异步二进制加法计数器
二进制加法计数器是指当计数脉冲依次输入时，计数 器相对应的二进制数是依次增加的
表中列出了4位二进制计数器的计数情况：初始时，计 数器置0（Q4Q3Q2Q1＝0000）；计到15时，计数器又回到 置0时的全0状态。从表8.3.1可以看到：最低位Q1是每来一 个计数脉冲，Q1的状态就变化一次（由0变1或由1变0）； 以后各高位触发器则是在它相邻低一位触发器的状态由1变 为0（也就是有进位）时，发生状态翻转。因此可用四个JK 触发器构成一个四位二进制加法计数器，如图8.3.1所示。
第8章 时序逻辑电路
前言
数字逻辑电路通常分为两大类，一类是组合逻辑电路， 另一类是时序逻辑电路。前面介绍的组合逻辑电路的输入只 与输出有关且无记忆功能，而时序逻辑电路与组合逻辑电路 不同，时序逻辑电路的输出状态不仅取决于当时的输入信号， 而且与电路原来的状态有关，当输入信号消失后，电路状态 仍维持不变。这种具有存储记忆功能的电路称为时序逻辑电 路，简称时序电路。由于时序逻辑电路由具有存储功能的触 发器组成，本章首先介绍构成时序电路的基本逻辑单元，即 触发器，并介绍由触发器构成的 寄存器和计数器等时序电 路。
设要输入的数码为1101，分别与每个D触发器的输入端D相 连。当寄存器命令到来之后，在每个D触发器的Q端就出现了相应 的输入数码，即此时Q4Q3Q2Q1的状态为1101。
由D触发器构成的数码寄存器在每次接收数码之前不需要清零， 只是在需要清除寄存的数码时，才在各触发器的 端加上置0负 脉冲，进行总清。
同步RS触发器的特征方程为
式中，R·S=0是约束条件，意味着S和R不能同时为1。
8.1
触发器
8.1
2
主从型触发器
1)主从型JK触发器
触发器
8.1
触发器
主从型JK触发器的全部逻辑功能如表8.1.3所示。
根据逻辑状态表，可得到JK触发器的特征方程为
8.1
2）主从T触发器
触发器
根据逻辑状态表，可得到T触发器的特征方程为 当T=1时，触发器翻转，触发器具有计数功能，此时称为T′触发 器，其特征方程为
8.2 寄存器
8.2.2 移位寄存器
1 四位单向移位寄存器74195
图8.2.3是四位单向移位寄存
器74195的逻辑符号，它具有右
移、并行输入数据、保持及清除
等功能。
当移位寄存器74195的复位
端 为低电平时，立即将四个触
发器清零。当
为低电平
时，在CP的上升沿作用下，寄存
器执行并行送数功能。当
为高电平时，第一级J、 输入数
图8.3.4所示的同步十进制加法计数器的逻辑图，其工作 波形与图8.3.3（b）相同。
8.3 计数器
8.3 计数器
8.3.4 集成电路计数器
1
74193双时钟可逆计数器
(1) 电路及功能。 74193为双时钟输入四位二进制同步可逆计数器，其符号如图 (a)所示，功能端外引线排列如图(b)所示，其功能表见表8.3.2。
基本RS触发器的特征方程为源自.1触发器8.1.3 实用触发器
1
同步RS触发器
图8.1.2(a)所示为同步RS触发器的逻辑图，图8.1.2(b)为其逻辑 符号。
8.1
触发器
同步RS触发器属于正电位触发方式。因此，在CP=0期间， 无论R端和S端有无输入信号，触发器都不会翻转；而在CP=1期 间，R、S端输入信号的变化会使触发器的状态做出相应变化。 根据R、S端的输入信号，可得到表8.1.2所示同步RS触发器的逻 辑状态表。
同步加法计数器和异步加法计数器的根本区别是：当计 数脉冲CP输入时，所有应该翻转的触发器均应1次翻转完毕， 所以计数脉冲输入端直接与各触发器的CP端相连。对于JK触 发器来说，触发器在计数脉冲作用后是否翻转取决于J、K端 的输入状态，其关系应符合JK触发器逻辑状态表所列的逻辑 关系。依次可确定J、K端的状态。
触发器
8.1
触发器
D触发器的逻辑关系如表8.1.5所示。表中D 为CP上升沿到达时输入端的状态。由逻辑状态 表可得D触发器的特性方程为
8.1
触发器
3）集成边沿触发器 （1）集成边沿双JK触发器74LS112。
8.1
触发器
8.1
触发器
（2）集成边沿双D触发器74LS74。
8.1
触发器
8.1
8.2 寄存器
将要输入的二进制数码D4D3D2D1分别接到相应的D触发器的 数据输入端D。当寄存器收到寄存命令（时钟脉冲CP=1）后，每 个D触发器的状态立即与其D端的数码相一致。这样寄存器就将数 码D4D3D2D1寄存起来。由于寄存器中触发器的状态改变是与时钟 脉冲CP同步的，故称为同步送数方式。
触发器种类很多。按触发方式的不同，分为电位触发方式、主 从触发方式及边沿触发方式等。按逻辑功能不同，分为RS触发器、 D触发器、JK触发器和T触发器等。
目前触发器的集成电路种类很多，这里将重点讨论各种触发器 的外部逻辑功能及其触发方式，学习如何正确理解并使用触发器。
8.1
触发器
8.1.2 基本RS触发器
由表8.1.8可以看出，初始状态各触发器都处于0态，而D1端置1 （D1端即指触发器F1的输入端，余类推）。当经过四个CP脉冲后，1011 这四位数码就全部移到Q4Q3Q2Q1端，这时，可从四个触发器的Q端得 到并行的数码输出。
最后一个触发器F4的Q端可以作为串行输出端。如果需要得到串行的 输出信号，则只要再输入四个时钟脉冲，四位数码就可以依次从串行输出 端送出来。其波形如图8.1.13（b）所示。图8.1.13（a）所示电路是串行 输入、串行输出、并行输出单向移位寄存器。
8.3 计数器
(1)电路结构。 二—五—十进制计数器的整个电路内部分为两个独立的计数单 元。第一个计数单元构成模2计数器；第二个计数单元构成模5计数 器。 (2)74290的电路功能。 74290可实现置9功能、置0功能和计数功能，表8.3.7为74290 的功能表。 (3)功能扩展。用74290组成十以内任意进制计数器。 如何构成N进制计数器，利用反馈置零法可用已有的计数器得出小 于原进制的计数器。反馈置零法即当满足一定条件时，利用计数器 的复位端强迫计数器清零，重新开始新一轮计数。
1
逻辑符号及组成结构
把两个与非门的输入端和输出端相互交叉连接，就构成了图
8.1.1(a)所示的基本RS触发器。字母上的非号表示输入低电平触发有
效。基本RS触发器的逻辑符号如图8.1.1(b)所示，图中R、S处的逻
辑非符号“○”表示低电平有效。
8.1
触发器
2
逻辑功能
基本RS触发器的逻辑功能如表8.1.1所示。
8.1
触发器
8.1
触发器
8.1
触发器
8.1
触发器
3
计数器
由D触发器构成的四位二进制计数器如图8.1.14(a)所示，波形如图 8.1.14(b)所示。
8.1
触发器
8.2 寄存器
8.2.1 数码寄存器
只具有接收数码和清除原有数码功能的寄存器称为数码寄存器。 图8.2.1为由四个D触发器组成的四位数码寄存器的逻辑图
据有效，执行J、 功能。在CP
的上升沿作用下，执行右移功能。
逻辑功能如表8.2.2所示。
8.2 寄存器
8.2 寄存器
2 四位双向移位寄存器74194
目前，各种功能的寄存 器组件很多，如TTL电路四位 双向移位寄存器74LS194， 该寄存器功能较强，除具有 清零和保持功能外，还可左 移和右移。
图8.2.4是4位双向移位 寄存器74194的逻辑符号， 表8.2.3为其功能表。它具有 左移、右移、并行输入数据、 保持及清除五种功能。
8.1
触发器
3
边沿触发器
1）边沿型JK触发器 边沿型JK触发器和主从型JK触发器的逻辑功能及特征方程相同， JK触发器的全部逻辑功能见逻辑状态表8.1.3。图8.1.6所示为边沿型 JK触发器的逻辑符号。
8.1
2）维持阻塞型D触 发器
维持阻塞型D触发器 是利用电路内部的反馈信 号，维持输出状态，阻塞 改变输出状态的通道，以 达到消除空翻的目的。它 由6个与非门组成，其逻 辑图和逻辑符号如图 8.1.7所示。其中，A、B 门构成基本触发器，C、 D、E、F门构成导引电路 。
8.2 寄存器
8.3 计数器
8.3.1 计数器的功能和分类
计数器是数字电路和计算机中广泛应用的一种逻辑部件，是 由若干触发器构成的一种时序电路，它按预定的顺序改变电路内 各触发器的状态，以表征输入的脉冲个数。计数器还可用作定时、 分频及节拍发生器等。
计数器可按加、减计数顺序构成加法或减法计数器，也可以 是既可进行加又可进行减的可逆计数器；计数器按工作方式可以 分为异步和同步计数器；按进位值来分，可分为二进制、十进制 和其他任意进制计数器。