VHDL使用向导

在“Assign”的“Pin/Location/Chip…”的对话框中设 置引脚
选择“MAX+plus Ⅱ”的“Compiler”菜单运行编译器
编译器将一次性完成编译、综合、优化、逻辑分割和 适配/布线等操作。
四、仿真顶层设计TOP：选择“New”的“Waveform Editor file”产生波形文件。
按“Enter Symbol”对话框的提示或在框中双击鼠标左 键选择元件符号名。
得到Cnt4元件符号
选择Decl7s元件符号名
选择输入“INPUT”和输出“OUTPUT”元件符号，并 用鼠标将这些“元件”拉接在一起。
将“INPUT”元件名改为“CLK”，“OUTPUT”元件 名改为“LED7S[7..0]”，然后将文件保存。
特定功能的开发软件
综合类： Synplicity公司的Synplify/Synplify Pro Synopsys公司的FPGAexpress、FPGA compilerⅡ Mentor公司的 LeonardoSpectrum 仿真类： Mentor 公司的Modelsim Aldec 公司的 Active HDL Cadence公司的NC-Verilog、NC-VHDL、 NC-SIM
编辑四位二进制计数器的源程序Cnt4.vhd 。
创建Cnt4元件图形符号：选择“File”的“Cຫໍສະໝຸດ eate Defaut Symbol”
在出现的对话框中按“确定”
如果源程序没有错误，则产生Cnt4的图形符号。
七段数码显示译码器的源程序Decl7s.vhd 。
二、创建源文件TOP.GDF：选择“File”的“New”的 “Graphic Editor File”按“OK”
三、编译TOP.GDF：选择“File” →”Oroject” →Set Project to Current File”，当前的文件即被设为“TOP”
按“Assign”的“Device…”，选择下载芯片型号。
在“Device Family”中选择“FLE10K”，在Device 列表中选择“EPF10KLC84-3”芯片型号。
仿真结果
五、下载芯片：选择“MAX+plus Ⅱ”的“Programmer”
按下“Configure”开始下载
课程作业及要求：题目（自选） 内容要求（按论文格式书写） 1、摘要（附英文摘要） 2、电路系统工作原理（系统框图） 3、VHDL源程序及语法分析
4、仿真结果
5、综合结果
设计电路硬件调试
MAX+plus Ⅱ设计平台的基本操作示意图
首先选择“File” → “New…”菜单或按“新建”按钮
编辑VHDL源程序
仿真顶层设计文件
生成设计元件符号
下载顶层设计文件
产生顶层设计文件
专用集成电路
编译顶层设计文件
设计电路硬件调试
MAX+plus Ⅱ设计平台的基本操作示意图
出现“New”对话框，选择“Text Editor file”，按 “OK”
选择“Node”的“Enter Nodes from SNF…”产生信号节 点
按“LIST”按钮
设置CLK时钟信号
选择时钟周期为200ns
缩小或放大波形显示
选择“MAX+plus Ⅱ”的“Simulator”启动仿真操作
在“END Time”处设置为5s，按下“Start”
仿真计算结束
6、下载后实际电路运行结果
7、结论
8、参考文献
菜单或按新建按钮编辑vhdl源程序生成设计元件符号产生顶层设计文件编译顶层设计文件仿真顶层设计文件下载顶层设计文件设计电路硬件调试专用集成电路maxplus设计平台的基本操作示意图出现new对话框选择texteditorfile按ok编辑四位二进制计数器的源程序cnt4vhd创建cnt4元件图形符号
VHDL 调试工具
集成开发环境： 一、Lattice公司的 isp lever3.0，4.2 带有编译、调试、仿真、综合功能 二、Altera公司的max＋plusII QuartusII 带有编译、调试、仿真、综合功能，但 是综合的RTL电路图看不到 三、xilinx公司的ISE 可以进行编译，调试、综合功能，但是 不带仿真功能，Mentor公司ModelSim Max＋plus易于学习，但是功能使用不便
9.2 MAX+plusⅡVHDL 使用向导
一、创建源程序
本使用向导以设计一个计数显示系统为例，首 先创建Cnt4.vhd四位二进制计数器和Decl7s.vhd七 段数码显示译码器的源程序。
编辑VHDL源程序
仿真顶层设计文件
生成设计元件符号
下载顶层设计文件
产生顶层设计文件
专用集成电路
编译顶层设计文件