科普关于封装，你不可不知的事（二）

科普关于封装，你不可不知的事（二）
第一讲
封装技术工艺发展历程
封装技术发展历史
第一阶段（20世纪70年代之前）
以通孔插装型封装为主；典型的封装形式包括最初的金属园形(TO 型)封装，以及后来的陶瓷双列直插封装(CDIP)、陶瓷-玻璃双列直插封装(Cer DIP)和塑料双列直插封装(PDIP)等；其中的PDIP,由于其性能优良、成本低廉，同时又适于大批量生产而成为这一阶段的主流产品。

第二阶段（20世纪80年代以后）
从通孔插装型封装向表面贴装型封装的转变，从平面两边引线型封装向平面四边引线型封装发展。

表面贴装技术被称为电子封装领域的一场革命，得到迅猛发展。

与之相适应，一些适应表面贴装技术的封装形式，如塑料有引线片式裁体（PLCC）、塑料四边引线扁平封装（PQFP）、塑料小外形封装（PSOP）以及无引线四边扁平封装（PQFN）等封装形式应运而生，迅速发展。

其中的PQFP，由于密度高、引线节距小、成本低并适于表面安装，成为这一时期的主导产品。

第三阶段（20世纪90年代以后）
半导体发展进入超大规模半导体时代，特征尺寸达到0.18-0.25µm，要求半导体封装向更高密度和更高速度方向发展。

因此，半导体封装的引线方式从平面四边引线型向平面球栅阵列型封装发展，引线技术从金属引线向微型焊球方向发展。

在此背景下，焊球阵列封装（BGA）获得迅猛发展，并成为主流产品。

BGA按封装基板不同可分为塑料焊球阵列封装（PBGA），陶瓷焊球阵列封装（CBGA），载带焊球阵列封装（TBGA），带散热器焊球阵列封装(EBGA)，以及倒装芯片焊球阵列封装（FC-BGA）等。

为适应手机、笔记本电脑等便携式电子产品小、轻、薄、低成本等需求，在BGA的基础上又发展了芯片级封装（CSP）;CSP又包括引线框架型CSP、柔性插入板CSP、刚性插入板CSP、园片级CSP等各种形式，目前处于快速发展阶段。

同时，多芯片组件（MCM）和系统封装（SiP）也在蓬勃发展，这可能孕育着电子封装的下一场革命性变革。

MCM按照基板材料的不同分为多层陶瓷基板MCM（MCM-C）、多层薄膜基板MCM （MCM-D）、多层印制板MCM（MCM-L）和厚薄膜混合基板MCM（MCM-C/D）等多种形式。

SIP是为整机系统小型化的需要，提高半导体功能和密度而发展起来的。

SIP使用成熟的组装和互连技术，把各种集成电路如CMOS电路、Ga As电路、Si Ge电路或者光电子器件、MEMS器件以及各类无源元件如电阻、电容、电感等集成到一个封装体内，实现整机系统的功能。

目前，半导体封装处于第三阶段的成熟期与快速增长期，以BGA/CSP等主要封装形式开始进入规模化生产阶段。

同时，以SiP和MCM为主要发展方向的第四次技术变革处于孕育阶段。

半导体封装材料
半导体元件的封接或封装方式分为气密性封装和树脂封装两大类，气密性封装又可分为金属封装、陶瓷封装和玻璃封装。

封接和封装的目的是与外部温度、湿度、气氛等环境隔绝，除了起保护和电气绝缘作用外，同时还起向外散热及应力缓和作用。

一般来说，气密性封装可靠性高，但价格也高。

目前由于封装技术及材料的改进，树脂封装已占绝对优势，但在有些特殊领域（军工、航空、航天、航海等），气密性封装是必不可少的。

按封装材料可划分为：金属封装、陶瓷封装（C）、塑料封装（P）。

采用前两种封装的半导体产品主要用于航天、航空及军事领域，而塑料封装的半导体产品在民用领域得到了广泛的应用。

目前树脂封装已占世界集成电路封装市场的98%，97%以上的半导体器件的封装都采用树脂封装，在消费类电路和器件领域基本上是树脂封装一统天下，而90%以上的塑封料是环氧树脂塑封料和环氧液体灌封料。

芯片电学（零级封装）互连：
在一级封装中,有个很重要的步骤就是将芯片和封装体（进行电学互连的过程，通常称为芯片互连技术或者芯片组装。

为了凸显其重要性，有些教科书也将其列为零级封装。

也就是将芯片上的焊盘或凸点与封装体通常是引线框架用金属连接起来）。

在微电子封装中,半导体器件的失效约有一半是由于芯片互连引起的,其中包括芯片互连处的引线的短路和开路等，所以芯片互连对器件的可靠性非常重要。

常见的芯片电学互连有三种方式,分别是引线键合，载带自动焊和倒装焊。

引线键合（WB）引线键合（WB）是将芯片焊盘和对应的封装体上焊盘用细金属丝一一连接起来,每次连接一根,是最简单的一种芯片电学互连技术,按照电气连接方式来看属于有线键合。

载带自动焊（TAB）载带自动焊（TAB）是一种将IC安装和互连到柔性金属化聚合物载带上的IC组装技术。

载带内引线键合到IC上,外引线键合到常规封装或者PCB上,整个过程均自动完成,因此,效率比要高。

按照电气连接方式来看属于无线键合方法。

倒装焊（FC）
倒装焊（FC）是指集成电路芯片的有源面朝下与载体或基板进行连接。

芯片和基板之间的互连通过芯片上的凸点结构和基板上的键合材料来实现。

这样可以同时实现机械互连和电学互连。

同时为了提高互连的可靠性,在芯片和基板之间加上底部填料。

对于高密度的芯片,倒装焊不论在成本还是性能上都有很强的优势,是芯片电学互连的发展趋势。

按照电气连接方式来看属于无线键合方法。

通常，TAB和FC虽然互连的电学性能要比WB好，但是都需要额外的设备。

因此,对于I/O数目较少的芯片，TAB和FC成本很高，另外，在3D封装中，由于芯片堆叠,堆叠的芯片不能都倒扣在封装体上,只能通过WB与封装体之间进行互连。

基于这些原因,到目前为止,WB 一直是芯片互连的主流技术,在芯片电学互连中占据非常重要的地位。

第二讲
典型封装工艺简介
传统封装
依据封装管脚的排布方式、芯片与PCB板连接方式以及发展的时间先后顺序，半导体封装可划分为PTH封装(Pin-Through-Hole)和SMT封装（Surface-Mount-Technology）二大类，即通常所称的插孔式（或通孔式）和表面贴装式。

针脚插装技术（PTH）：针脚插装封装，顾名思义即在芯片与目标板的连接过程中使用插装方式，古老而经典DIP封装即属于该种封
装形式。

在早期集成电路中由于芯片集成度不高，芯片工作所需的输入/输出管脚数较少，所以多采用该种封装形式。

DIP封装有两种衍生封装形式，即为：SIP和ZIP，只是为适应不同的应用领域，对传统DIP封装在封装壳管脚排布和形状上略有改进。

表面贴装封装（SMT）：PTH封装在机械连接强度上的优势毋庸质疑，但同时也带来一些负面效应。

PTH封装中使用的贯通孔将大量占用PCB板有效布线面积，因此目前主流的PCB板设计中多使用表面贴片封装。

表面贴片封装有很多种类，常用的封装形式有：
•小型塑封晶体管(Small Outline Transistor，SOT)
•小引出线封装(Smal lOutline Package，SOP)
•四方扁平无引线封装(Quad Flat No-lead Package，QFN)
•薄小缩小外形封装(Thin Small Shrink Outline Package，TSSOP)
•方型扁平式封装(Quad Flat Package，QFP)
•方形扁平无引脚封装（QFN）
从SOT到QFN，芯片封装壳支持的管脚数越来越多，芯片封装壳的管角间距越来越小。

表面贴片封装方式的优点在于芯片封装的尺寸大大下降，芯片封
装的管脚密度大大提升，与PTH封装具有相同管脚数量时，表面贴片封装的封装尺寸将远小于PTH封装。

表面贴片封装只占用PCB板表层布线空间，在使用多层布线工艺时，封装占用的有效布线面积大大下降，可以大大提高PCB板布线密度和利用率。

BGA：封装伴随着芯片集成度不断提高，为使芯片实现更复杂的功能，芯片所需的输入/输出管脚数量也进一步提升，面对日趋增长的管脚数量和日趋下降的芯片封装尺寸，微电子封装提出了一种新的封装形式BGA封装。

BGA封装的底部按照矩阵方式制作引脚，引脚的形状为球形，在封装壳的正面装配芯片，有时也会将BGA芯片与球形管脚放在基板的同一侧。

BGA封装是大规模集成电路的一种常用封装形式。

BGA封装按照封装壳基板材质的不同，可分为三类：塑料BGA、陶瓷BGA、载带BGA。

BGA封装具有以下共同特点：
•芯片封装的失效率较低；
•提升器件管脚数量与封装壳尺寸的比率，减小了基板面积；
•管脚共面较好，减少管脚共面损害带来的焊接不良；
•BGA引脚为焊料值球，不存在引脚变形问题；
•BGA封装引脚较短，输入/输出信号链路大大缩短，减少了因管脚长度引入的电阻/电容/电感效应，改善了封装壳的寄生参数；
•BGA球栅阵列与PCB板接触点较多，接触面积较大，有利于芯
片散热，BGA封装有利提高封装的封装密度。

BGA封装使用矩阵形式的管脚排列，相对于传统的贴片封装，在相同管脚数量下，BGA封装的封装尺寸可以做的更小，同时也更节省PCB板的布线面积。

芯片级（CSP）封装技术
CSP定义：根据J-STD-012标准的定义，CSP是指封装尺不超过裸芯片1.2倍的一种先进的封装形式。

一般认为CSP技术是在对现有的芯片封装技术，尤其是对成熟的BGA封装技术做进一步技术提升的过程中，不断将各种封装尺寸进一步小型化而产生的一种封装技术。

CSP技术可以确保超大规模集成电路在高性能、高可靠性的前提下，以最低廉的成本实现封装的尺寸最接近裸芯片尺寸。

与QFP封装相比，CSP封装尺寸小于管脚间距为0.5mm的QFP封装的1/10；与BGA封装相比，CSP封装尺寸约为BGA封装的1/3。

当封装尺寸固定时，若想进一步提升管脚数，则需缩小管脚间距。

受制于现有工艺，不同封装形式存在工艺极限值。

如BGA封装矩阵式值球最高可达1000个，但CSP封装可支持超出2000的管脚。

CSP的主要结构有内芯芯片、互连层、焊球（或凸点、焊柱）、保护层等几大部分，芯片与封装壳是在互连层实现机械连接和电性连接。

其中，互连层是通过载带自动焊接或引线键合、倒装芯片等方法，来实现芯片与焊球之间的内部连接，是CSP关键组成部分。

目前有多种符合CSP定义的封装结构形式，其特点有：
•CSP的芯片面积与封装面积之比与1：1的理想状况非常接近，绝对尺寸为32mm2，相当于BGA的三分之一和TSOP的六分之一，即CSP可将内存容量提高3～6倍之多。

•测试结果显示，CSP可使芯片88.4%的工作热量传导至PCB，热阻为35℃/W-1，而TSOP仅能传导总热量的71.3%，热阻为40℃/W-1。

•CSP所采用的中心球形引脚形式能有效地缩短信号的传导距离，信号衰减也随之减少，芯片的抗干扰、抗噪性能更强，存取时间比
BGA减少15%～20%，完全能适应DDRⅡ，DRDRAM等超高频率内存芯片的实际需要。

•CSP可容易地制造出超过1000根信号引脚数，即使最复杂的内存芯片都能封装，在引脚数相同的情况下，CSP的组装远比BGA容易。

CSP还可进行全面老化、筛选、测试，且操作、修整方便，能获得真正的KGD（Known GoodDie已知合格芯片）芯片。

芯片级封装的主要类型：
柔性基片CSP顾名思义是采用柔性材料制成芯片载体基片，在塑料薄膜上制作金属线路，然后将芯片与之连接。

柔性基片CSP产品，芯片焊盘与基片焊盘间的连接方式可以是倒装键合、TAB键合、引线
键合等多种方式，不同连接方式封装工艺略有差异。

硬质基片CSP其芯片封装载体基材为多层线路板制成，基板材质可为陶瓷或层压树脂板。

引线框架CSP技术是由日本的Fujitsu公司首先研发成功，使用与传统封装相类似的引线框架来完成CSP封装。

引线框架CSP技术使用的引线框架与传统封装引线框架的区别在于该技术使用的引线框架尺寸稍小，厚度稍薄。

微小模塑型CSP是由日本三菱电机公司提出的一种CSP封装形式。

芯片管脚通过金属导线与外部焊球连接，整个封装过程中不需使用额外引线框架，封装内芯片与焊球连接线很短，信号品质较好。

晶元级CSP由ChipScale公司开发。

其技术特点在于直接使用晶元制程完成芯片封装。

与其他各类CSP相比，晶元级CSP所有工艺使用相同制程完成，工艺稳定。

基于上述优点，晶元级CSP封装有望成为未来的CSP封装的主流方式。

先进封装
堆叠封装分类：
堆叠封装技术是一种对两个以上芯片（片芯、籽芯）、封装器件或电路卡进行机械和电气组装的方法，在有限的空间内成倍提高存储器容量，或实现电子设计功能，解决空间、互连受限问题。

堆叠封装分为定制堆叠和标准商业堆叠两大类型：前者是通过芯片层次工艺高密度化，其设计和制造成本相对较高；后者采用板卡堆叠、柔性电路连接器联接、封装后堆叠、芯片堆叠式封装等方式，其成本比采用单芯片封装器件的存储器模块高平均15%～20%。

应该看到，芯片堆叠式封装的成本效率最高，在一个封装体内有2～5层芯片堆叠，从而能在封装面积不变的前提下，有效利用立体空间提高存储容量，主要用于DRAM、闪存和SRAM。

另外，通过堆叠TSOP可分别节约50%或77%的板级面积。

堆叠封装的特点：
芯片堆叠封装主要强调用于堆叠的基本“元素”是晶圆切片。

多芯片封装、堆叠芯片尺寸封装、超薄堆叠芯片尺寸封装等均属于芯片堆叠封装的范畴。

芯片堆叠封装技术优势在于采用减薄后的晶圆切片可使封装的高度更低。

堆叠封装有两种不同的表现形式，即PoP堆叠(Package on Package，PoP)和PiP堆叠（Package in Package Stacking，PiP）。

PoP堆叠使用经过完整测试且封装完整的芯片，其制作方式是将完整的单芯片或堆叠芯片堆叠到另外一片完整单芯片或堆叠芯片的上部。

其优势在于参与堆叠的基本“元素”为成品芯片，所以该技术理论上可将符合堆叠要求的任意芯片进行堆叠。

PiP堆叠使用经过简单测试的内部堆叠模块和基本组装封装作为基本堆叠模块，但受限于内部堆叠模块和基本组装封装的低良率，PiP堆叠成品良率较差。

但PiP的优势也十分明显，即在堆叠中可使用焊接工艺实现堆叠连接，成本较为低廉。

PoP封装外形高度高于PiP封装，但是装配前各个器件可以单独完整测试，封装后的成品良率较好。

堆叠封装技术中封装后成品体积最小的应属3D封装技术。

3D封装可以在更小，更薄的封装壳内封装更多的芯片。

按照结构，3D封装可分为芯片堆叠封装和封装堆叠封装。

晶圆级封装（WLP）
WLP的优势：晶圆级封装（WLP）就是在封装过程中大部分工艺过程都是对晶圆（大圆片）进行操作，对晶圆级封装（WLP）的需求不仅受到更小封装尺寸和高度的要求，还必须满足简化供应链和降低总体成本，并提高整体性能的要求。

晶圆级封装提供了倒装芯片这一具有极大优势的技术，倒装芯片中芯片面朝下对着印刷电路板（PCB），可以实现最短的电路径，这也保证了更高的速度，降低成本是晶圆级封装的另一个推动力量。

器件采用批量封装，整个晶圆能够实现一次全部封装。

在给定晶片上封装器件的成本不会随着每片晶片的裸片数量而改变，因为所有工艺都是用掩模工艺进行的加成和减法的步骤。

WLP技术的两种类型：总体来说，WLP技术有两种类型：“扇入式”（fan-in）和“扇出式”（fan-out）晶圆级封装。

传统扇入WLP在晶圆未切割时就已经形成。

在裸片上，最终的封装器件的二维平面尺寸与芯片本身尺寸相同。

器件完全封装后可以实现器件的单一化分离（singulation）。

因此，扇入式WLP是一种独特的封装形式，并具有真正裸片尺寸的显著特点。

具有扇入设计的WLP 通常用于低输入/输出（I/O）数量（一般小于400）和较小裸片尺寸的工艺当中。

另一方面，随着封装技术的发展，逐渐出现了扇出式WLP。

扇出WLP初始用于将独立的裸片重新组装或重新配置到晶圆工艺中，并以此为基础，通过批量处理、构建和金属化结构，如传统的扇入式WLP 后端处理，以形成最终封装。

扇出式WLP可根据工艺过程分为芯片先上（Die First）和芯片后上（Die Last）,芯片先上工艺，简单地说就是先把芯片放上，再做布线（RDL），芯片后上就是先做布线，测试合格的单元再把芯片放上去，芯片后上工艺的优点就是可以提高合格芯片的利用率以提高成品率，但工艺相对复杂。

eWLB就是典型的芯片先上的Fan out工艺，长电科技星科金朋的Fan-out,安靠（Amkor）的葡萄牙工厂均采用的芯片先上的工艺。

TSMC的INFO也是芯片先上的Fan-out产品。

安
靠和ASE也都有自己成熟的芯片后上的Fan-out工艺。

在电子设备的发展历史中，WLP封装技术的推广产生了很多全新的产品。

例如得益于WLP的使用，摩托罗拉能够推出其RAZR手机，该手机也是其推出时最薄的手机。

最新型号的iPhone采用了超过50颗WLP，智能手机是WLP发展的最大推动力。

随着金线价格的上涨，一些公司也正在考虑采用WLP作为低成本替代方案，而不是采用引线键合封装，尤其是针对更高引脚数的器件。

最近几年中，WLP也已经被广泛用于图像传感器的应用中。

目前，硅通孔（TSV）技术已被纳入用于封装图像传感器的WLP解决方案。

其他更新的封装技术也在逐渐发展，并与现有的WLP技术进行整合，例如三维（3D）集成技术。

5D/3D先进封装集成工艺
新兴的2.5D和3D技术有望扩展到倒装芯片和晶圆级封装工艺中。

通过使用硅中介层（Interposers）和硅通孔（TSV）技术，可以将多个芯片进行垂直堆叠。

TSV堆叠技术实现了在不增加IC平面尺寸的情况下，融合更多的功能到IC中，允许将更大量的功能封装到IC中而不必增加其平面尺寸，并且硅中介层用于缩短通过集成电路中的一些关键电通路来实现更快的输入和输出。

因此，使用先进封装技术封装的应用处理器和内存芯片将比使用旧技术封装的芯片小约30%或40%，比使用旧技术封装的芯片快2～3倍，并且可以节省高达40%或者更多的功率。

2.5D和3D技术的复杂性以及生产这些芯片的IC制造商（Fab）和外包封装/测试厂商的经济性意味着IDM和代工厂仍需要处理前端工作，而外包封装/测试厂商仍然最适合处理后端过程，比如通过露出、凸点、堆叠和测试。

外包封装/测试厂商的工艺与生产主要依赖于内插件的制造，这是一种对技术要求较低的成本敏感型工艺。

三维封装可以更高效地利用硅片，达到更高的“硅片效率”。

硅片效率是指堆叠中的总基板面积与占地面积的比率。

因此，与其他2D 封装技术相比，3D技术的硅效率超过了100%。

而在延迟方面，需要通过缩短互连长度来减少互连相关的寄生电容和电感，从而来减少信号传播延迟。

而在3D技术中，电子元件相互靠得很近，所以延迟会更少。

相类似，3D技术在降低噪声和降低功耗方面的作用在于减少互连
长度，从而减少相关寄生效应，从而转化为性能改进，并更大程度的降低成本。

此外，采用3D技术在降低功耗的同时，可以使3D器件以更高的频率运行，而3D器件的寄生效应、尺寸和噪声的降低可实现更高的每秒转换速率，从而提高整体系统性能。

3D集成技术作为2010年以来得到重点关注和广泛应用的封装技术，通过用3D设备取代单芯片封装，可以实现相当大的尺寸和重量降低。

这些减少量的大小部分取决于垂直互连密度和可获取性（accessibility）和热特性等。

据报道，与传统封装相比，使用3D技术可以实现40～50倍的尺寸和重量减少。

举例来说，德州仪器（TI）的3D裸片封装与离散和平面封装（MCM）之间的体积和重量相比，可以减少5～6倍的体积，并且在分立封装技术上可以减少10～20倍。

此外，与MCM技术相比，重量减少2～13倍，与分立元件相比，重量减少3～19倍。

此外，封装技术中的一个主要问题是芯片占用面积，即芯片占用的印刷电路板（PCB）的面积。

在采用MCM的情况下，芯片占用面积减少20%～90%，这主要是因为裸片的使用。

系统级封装SiP技术
SiP是半导体封装领域的最高端的一种新型封装技术，将一个或多个IC芯片及被动元件整合在一个封装中，综合了现有的芯核资源和半导体生产工艺的优势。

SiP是为整机系统小型化的需要，提高半导体功能和密度而发展起来的。

SIP使用成熟的组装和互连技术，把各种集成电路如CMOS电路、GaAs电路、SiGe电路或者光电子器件、MEMS 器件以及各类无源元件如电阻、电容、电感等集成到一个封装体内。

自从1960年代以来，集成电路的封装形式经历了从双列直插、四周扁平封装、焊球阵列封装和圆片级封装、芯片尺寸封装等阶段。

而小型化、轻量化、高性能、多功能、高可靠性和低成本的电子产品的总体发展趋势使得单一芯片上的晶体管数目不再是面临的主要挑战，而是要发展更先进的封装及时来满足产品轻、薄、短、小以及与系统整合的需求，这也使得在独立的系统（芯片或者模块）内充分实现芯片的功能成为需要克服的障碍。

这样的背景是SiP逐渐成为近年来集成
电路研发机构和半导体厂商的重点研究对象。

SiP作为一种全新的集成方法和封装技术，具有一系列独特的技术优势，满足了当今电子产品更轻、更小和更薄的发展需求，在微电子领域具有广阔的应用市场和发展前景。

SIP/SOP
近年来，随着消费类电子产品（尤其是移动通信电子产品）的飞速发展，使得三维高密度系统级封装（3DSiP，System in Package/SoP，System on Package）成为了实现高性能、低功耗、小型化、异质工艺集成、低成本的系统集成电子产品的重要技术方案，国际半导体技术路线（ITRS）已经明确SiP/SoP将是未来超越摩尔（More than Moore）定律的主要技术。

SiP从结构方向上可以分为两类基本的形式，一类是多块芯片平面排布的维封装结构（2D SiP），另一类是芯片垂直叠装的三维封装/集成结构（3D SiP）。

在2DSiP结构中，芯片并排水平贴装在基板上的，贴装不受芯片尺寸大小的限制,工艺相对简单和成熟，但其封装面积相应地比较大，封装效率比较低。

3DSiP可实现较高的封装效率，能最大限度地发挥SiP的技术优势，是实现系统集成的最为有效的技术途径，实际上涉及多种先进的封装技术，包括封装堆叠（PoP）、芯片堆叠（CoC）、硅通孔（TSV）、埋入式基板（Embedded Substrate）等，也涉及引线键合、倒装芯片、微凸点等其他封装工艺。

3DSiP的基本概念正是将可能实现的多种功能集成于一个系统中，包括微处理器、存储器、模拟电路、电源转化模块、光电器件等，还可能将散热通道等部件也。