AllegroDesignEntryCIS和AllegroPCBEditor进行约束设计的方法

AllegroDesignEntryCIS和AllegroPCBEditor进⾏约束设计的⽅法
使⽤Allegro Design Entry CIS和Allegro PCB Editor进⾏约束
设计的⽅法
1、概要：
本篇⽂章说明在Allegro Design Entry CIS(以下简称CIS)中设定SI的约束，并在Allegro PCB Editor(以下Allegro)中设计实现的⽅法。

2、⽅法：
2.1 Allegro Properties Filter
在Allegro Constraint Manager⾥的规则，可以在CIS的Property Editor内设定。

2.2 Class规则
2.2.1 Net Spacing, Net Physical Rules
SPACEING_CONSTRAINT_SET (15.7为NET_SPACING_TYPE)，⽤于定义⽹络和其他要素之间的规则。

PHYSICAL_CONSTRAINT_SET (15.7为NET_PHYSICAL_TYPE)，⽤于定义⽹络的物理的参数。

如：
SPACING_CONSTRAINT_SET=10_mil_trace
PHYSICAL_CONSTRAINT_SET=critical_clock_net
操作步骤
在CIS的设计界⾯选择⽹络。

在控制栏，选择Edit-properties。

变更Filter为Cadence_Allegro。

为SPACING_CONSTRAINT_SET和PHYSICAL_CONSTRAINT_SET添加属性值。

2.3 SI的规则设定
2.3.1 Electrical Constraint Sets ECSETS
Electrical Constraint Sets (ECSETS)包括预先设定的电⽓规则。

每个⽹络的规则可以直接定义。

可以通过设定Constraint，将其分配Allegro Constraint Manager的ECSETS 中。

譬如，差分信号通常带有phase tolerance、 secondary gap、 primary gap、 gather control等的参数，根据设定ECSETS规则，可以直接把它分配为这个⽹络的规则。

如：
Net Name： ECSET
Critical clock： Clock
DiffP+： Diff_pair_50ohm
DiffP-： Diff_pair_50ohm
操作步骤
在CIS的设计界⾯选择⽹络。

在控制栏，选择Edit-properties。

变更Filter为Cadence_Allegro。

为ELECTRICAL_CONSTRAINT_SET添加属性值。

2.3.2 Differential Pair
根据定义能进⾏分配差分信号⽹络，定义差动的间距，匹配长度，误差等规则。

对差分信号添加DIFFEREN_TIAL_PAIR属性就可以带⼊Allegro。

如：
Net Name： DIFFERENTIAL_PAIR
Net1+： DP_Net1
Net1-： DP_Net1
操作步骤（⼿动⽣成差分）
选择作为差分的2个⽹络。

在控制栏，选择Edit-properties。

变更Filter为Cadence_Allegro。

为DIFFERENTIAL_PAIR添加属性值。

操作步骤（⾃动⽣成差分）
从控制栏，选择Tools > create differenial pair
点击左侧窗⼝的⽹络，选择到右侧窗⼝内。

在Diff Pair Name栏内，输⼊差分的名字。

单击Create创建差动分。

操作步骤（⾃动选择⽣成差分）
在控制栏，选择Tools > create differenial pair
点击Auto Setup
这种⽅式，+Filter和-Filter将会按照需求进⾏检索，单击Create时，差动对则会⾃动建⽴。

2.3.3 Propagation Delay
Propagation delay是指从驱动程序到接收器信号传输的时间，也是⽹络的属性。

操作步骤
在CIS的设计界⾯选择⽹络。

在控制栏，选择Edit-properties。

变更Filter为Allegro_SignalFlow_Routing。

选择PROPERGATION_DELAY栏，⿏标右键选择Invoke UI。

打开的界⾯如下
设定⽹络要求的传输延迟
2.3.4 Relative Propagation Delay
对特定组的⽹络，设定同样的传输延迟，制约组内⽹络相对的延迟时间。

操作步骤
在设计界⾯选择⽹络组。

在控制栏，选择Edit-properties。

变更Filter为Allegro_SignalFlow_Routing。

选择分配规则的⽹络的RELATIVE_PROPERGATION_DELAY栏，⾃⿏标的右键被表⽰的菜单选择Invoke UI。

打开的界⾯如下
定义Match Group名(1)，指定Pin Pair(2)，设定作为⽬标的⽹络(3)。

选择其他的⽹络
选择Match Group(4)，设定延迟规则(5)。

右侧为当前Match Group设定的⽹络。

只有就可以设定RELATIVE_PROPAGATION_DELAY的属性值。

2.3.5 Impedance
阻抗，对⽹络添加IMPEDANCE_RULE的属性。

如：ALL:ALL:50ohm:2％是指从发射端到接收端的阻抗为50Ω(误差±2％)。

操作步骤在设计界⾯选择⽹络。

在控制栏，选择Edit-properties。

变更Filter为Allegro property。

IMPEDANCE_RULE栏⽤以下结构设定规则：
Driver:Receiver:Target units:Tolerance
2.3.5 Other
其他的⼀些规则的设置:(如下)
TESTPOINT_QUANTITY
定义⽣成测试点的数量。

MAX VIA COUNT
定义最⼤的过孔数量
2.4 规则传到Allegro内
2.4.1 PST Netlist
在Allegro⽣成netlist时，全部的属性将被直接导⼊到Allegro的Constraint Manager。

操作步骤
选择设计（DSN⽂件）。

在控制栏选择Tools > create netlist。

打开PCB Editor栏。

⽤这个形式，⽣成的brd⽂件内会⾃动带有这些属性。

这些属性默认时在Allegro.cfg⽂件内：/tools/Capture
Allegro.cfg⽂件是⽂本⽂件。

内容如下：
2.5 Allegro确认constraint的⽅法
Allegro的Constraint Manager中，设定的constraint。

Differential Pairs规则
Relative Propagation Delay规则
2.6 反标
反标是对Allegro的PCB数据和电路图的⽹络进⾏⽐较，在CIS电路图中修改。

操作步骤
project manager．选择dsn⽂件。

在菜单中，选择Tools > back annotate的话
选择Generate Feedback Files。

选择Allegro的PCB⽂件。

选中Back Annotation下⾯的Update Schematic和View Output(.SWP)File进⾏检查。

根据这个进⾏不同点的确认，对电路图的更新。

确认被Allegro更新的部分。

例：对2个⽹络新阻抗规则被分配。

Section2 UpdateProperties Nets UppercaseCombined
“{Net Name}””IMPED}ANCE_RULE”
“NET_1”“ALL:ALL:20 ohm:2%”
“NET_2”“ALL:ALL:20 ohm:2%”
.End
3 总结
这篇⽂章主要说明如何对CIS的电路图设定⽹络的属性，然后将约束导⼊到Allegro 中。

在设计过程中，使约束得以继承，并且可以管理电路图的约束，提⾼设计效率。