DSP完整课件第2课

TC：测试/控制标志位。在下列情况下TC位被置1：由BIT或 BITT测试的某位为1时;用NORM指令对累加器最高的两位进行异 或结果为真时；用CMPR指令对当前ARn与AR0比较条件成立时。 编程时,根据TC位的状态可进行程序的条件跳转、调用和返回。
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状态寄存器ST0和ST1
2) 状态寄存器ST1 C：进位位。加法结果产生进位时置1，减法结果产生借位时被 清0。执行带16位移位的ADD指令时，若产生进位时置1，否则 不影响该位；在执行16位移位的SUB指令，若产生借位时置0， 否则不影响该位。
XF：XF引脚状态位。该位决定XF引脚的状态。SETC指令可对该 位进行置位，CLRC指令可对其进行清0。
15~13
ARB X
12
CNF 0
11
TC X
10
SXM 1
9
C 1
8
1 1
7
1 1
6
1 1
5
1 1
4
XF 1
3
1 1
2
1 1
1~0
PM 00
CNF：片内DARAM配置位。当CNF=0时，可配置的DARAM映射到数 据存储空间；当CNF=1时，可配置的DARAM映射到程序存储空间。 可通过SETC、CLRC指令对其进行修改。
15~13 ARB 12 CNF 11 TC 10 SXM 9 C 8 1 7 1 6 1 5 1 4 XF 3 1 2 1 1~0 PM
PM：乘积移位方式位。SPM、LST指令可以修改PM的值。 X 0 X 1 1 1 1 1 1 1 1 1 00 00 不移位 乘积送到 CALU 或数据写总线，不移位 移去二进制补码乘法产生的冗余符号位，产 01 左移1位 生Q31格式的乘积 当与一个13位的常数相乘时，移去在16X13位 10 左移4位 (常数)二进制补码产生的4位冗余符号位，产生 Q31格式的乘积 对乘积结果定标，以使得运行128次的乘积累 11 右移6位 加而累加器不会溢出 10/7/2015
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锁相环(PLL)时钟模块和低功耗模式
1 锁相环(PLL)
锁相环(PLL)时钟模块功能：，将较低的外部时钟在芯片内部 倍频，既可实现高工作主频，又有利于整个电路板的电磁兼容性, 还可以控制低功耗操作。 LF240x PLL的倍频系数从0.5~4，由系统控制状态寄存器 (SCSR1)的位11~9决定。
ARP：辅助寄存器指针。利用MAR、LST指令可以修改状态寄存 器ST0中的辅助寄存器指针(ARP)。在间接寻址时用于选择当 前辅助寄存器。在ARP被装载时，原先的ARP值被复制到ARB中。
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状态寄存器ST0和ST1
1) 状态寄存器ST0 OV:溢出标志位。当中央算术逻辑单元发生溢出时，OV=1，直 到发生复位、执行以OV(溢出)或NOV(不溢出)为条件的转移指
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累加器(ACC)
3）溢出标志位OV 当累加器发生溢出时，OV=1,反之为0。 4）测试/控制标志位TC 根据被测试位的值置1，或清0。 与累加器有关的转移指令主要取决于以上标志位状态，及累 加器的值。
2.5.5 输出数据定标移位器
根据相应的存储指令中指定的位数，将累加器输出的内容左 移0~7位，然后将移位器的高16位或低16位存储到数据RAM中。 注意：累加器中的数据不变
DP：数据存储器页指针。9位的DP指针和指令字中的低7位连 接在一起，形成直接寻址中的16位数据存储单元地址。可通 过LST、LDP指令对其修改。
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状态寄存器ST0和ST1
2) 状态寄存器ST1
ARB：辅助寄存器的缓冲器指针。当ARP被装载时，ARP原来的 值就被复制到ARB中；当用LST指令装载ARB时，同样的值也被 复制到ARP中。
令、或执行LST指令时被清0。
位 名 称 复位值 15～13 ARP X 12 OV 0 11 OVM X 10 1 1 9 INTM 1 8～0 DP X
OVM：溢出方式位。OVM决定CALU发生溢出时的处理方式。当 OVM=0时，累加器中结果正常溢出；当OVM=1时，根据溢出的 情况，累加器被设置成它的最大正值(7FFFFFFFh)或负值 (80000000h)。SETC、CLRC、LST指令均可修改OVM。
2.5.2 乘法器
16×16位的硬件乘法器， 可以在一个机器周期内完成 有符号或无符号数的乘法运 算，乘积结果为32位。 工作原理： TREG的内容和来自数 据存储器或程序存储器中 的数相乘，乘积存放到乘 积寄存器(PREG) 中(32位 )。然后，通过乘积移位 器(PSCALE) 将PREG的值 在送往CALU或进行移位定 标处理送入数据存储器。
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PM决定 移位位 数
2.5.2 乘法器
乘积移位器根据状态寄存器ST1中的PM值的不同，可 进行4种不同形式的移位操作。
PM 00 01 10 移位 不移位 左移1 位 左移4 位 右移6 位 作用和意义 乘积送到CALU或数据写总线，不移位 移去二进制补码乘法产生的冗余符号位，产生 Q31格式的乘积 当与一个13位的常数相乘时，移去在16X13位 (常数)二进制补码产生的4位冗余符号位，产 生Q31格式的乘积 对乘积结果定标，以使得运行128次的乘积累 加而累加器不会溢出
锁相环(PLL) 1) 锁相环的时钟模块电路XTAL1/CLKINXTAL2PLL
fin
XTAL OSC
CLKOUT
PLL选择 (SCSR1.11:9)
PLLF 11Ω 1500pF 0.68μ F
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PLFF2
锁相环(PLL) 2）外部滤波器电路回路
PLL有2个外接滤波输入引脚：PLLF,PLLF2 PLL模块使用外部滤波电路回路来抑制信号抖动和电磁干 扰，使信号抖动和干扰影响最小。
PLLF 11Ω 1500pF 0.68μ F PLFF2
在设计PCB板时，所有连接PLL的导线必须尽可能的 短。
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锁相环(PLL) 2）外部滤波器电路回路
在PLLVCCA与地端之间应该接旁路电容， 还可以增加低通滤波电路。
PLLF
注意： （1）PLL的电源端PLLVCCA的连 接也要注意连线要短。
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状态寄存器ST0和ST1
状态寄存器ST0和ST1，含有各种状态和控制位。状态寄存 器的内容可以被保存到数据寄存器，也可从数据寄存器中进行 加载。 1) 状态寄存器ST0 位 名 称 复位值 15～13 ARP X 12 OV 0 11 OVM X 10 1 1 9 INTM 1 8～0 DP X
累加器(ACC)
存放CALU中的运算结果，其存放的数据可以执行单一的移位 或循环操作。其中的高位或低位字可以进入输出定标移位器进行 移位后再存放进数据存储器。与ACC有关的状态位有： 1）进位标志位C ① 当累加器中的数据相加时，结果有进位或减法无借位时C=1； 相减时，结果有借位或或加法无进位时，C=0 。 ② 当累加器中的数据被移动1位时，累加器中的最低位或最高位 进入C。 2）溢出方式控制位OVM OVM决定ACC运算结果发生溢出时，是否进行溢出处理。 ① 若OVM=1,当运算结果发生溢出时，ACC结果被设定为确定值： 若正向溢出，ACC=7FFF FFFFH(最大正数); 若负向溢出，ACC=8000 0000H(最小负数)。 ② 若OVM=0,ACC溢出为0.
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2.5.1 输入定标移位器
用于完成不同数据格式之间的转换。 因为240x芯片的数据总线是16位，而中央算术逻辑单元 (CALU)是32位，必须把16位数据转换为32位，实现数据格式转换。 因此，输入定标移位器的16位输入与数据总线相连，32位输出与 CALU单元相连。 输入定标移位器作为从数据总线到CALU之间的数据传输 路径的一部分，不会额外占用CPU的时钟开销。 定标移位器对输入数据进行0-15位左移。 左移时，输出数据的最低有效位(LSB)为0，最高有效位(MSB) 根据状态寄存器ST1的符号扩展控制位SXM的值来决定是否需要进 行符号扩展。 (1)当SXM=1时，高位进行符号扩展； (2)当SXM=0时，高位填0。 移位次数由包含在指令中的常量或临时寄存器(TREG)中的值 来指定。 10/7/2015
第2章 TMS320LF240xDSP结构及内 部资源介绍
2.5 中央处理单元
附： 锁相环(PLL)时钟模块和低功耗模式
作业：7）CPU 的主要功能 8）ARn的作用 9）PLL的作用
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2.1 CPU功能模块
CPU是DSP 的核心部件， 主要进行取数、 运算(加、乘、 移位等)、送数 的操作。包括： 输入定标移位 器、中央算术 逻辑单元(CALU) 和乘法单元等。
CLKPS2 0 0 0 0 1 1 1 10/7/2015 1 CLKPS1 0 0 1 1 0 0 1 1 CLKPS0 0 1 0 1 0 1 0 1 系统时钟倍频 4*fin 2*fin 1.33*fin 1*fin 0.8*fin 0.66*fin 0.57*fin 0.5*fin
注意：复位时，PLL 的倍频系数为0.5
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状态寄存器ST0和ST1
2) 状态寄存器ST1 SXM：符号扩展方式位。SXM决定是否进行符号扩展。当SXM=0 时，禁止符号扩展；当SXM=1时，数据被CALU使用之前进行符 号扩展。执行ADDS和SUBS指令时禁止符号扩展。通过SETC、 CLRC指令可对其置位或复位。
15~13 ARB X 12 CNF 0 11 TC X 10 SXM 1 9 C 1 8 1 1 7 1 1 6 1 1 5 1 1 4 XF 1 3 1 1 2 1 1 1~0 PM 00
(2)溢出方式位(OVM)决定累加器如何处理算术运算的溢出， 当OVM=1且有溢出发生时，累加器自动填充最大值或最小值； 当OVM=0时，累加器中的结果正常溢出。