EDA备考资料

1.什么叫EDA技术？以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的任务，最终形成集成电子系统或专用集成芯片的一门新技术。

1.EDA技术的主要内容：①大规模可编程逻辑器件②硬件描述语言③软件开发工具④实验开发系统1.利用EDA技术进行电子系统的设计有什么特点？①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。

1.EDA的工程设计流程：①源程序的编辑和编译②逻辑综合和优化③目标器件的布线/适配④目标器件的编程/下载⑤设计过程中的有关仿真⑥硬件仿真/硬件测试
1.数字系统的设计准则：①分割准则②系统的可观测性③同步和异步电路④最优化设计⑤系统设计的艺术
1.数字系统的设计步骤：①系统任务分析②确定逻辑算法③建立系统及子系统模型④系统（或模块）逻辑描述⑤逻辑电路级设计及系统仿真⑥系统的物理实现
2.VHDL程序基本结构至少包括三个基本部分：库、程序包使用说明；实体说明和实体对应的结构体说明。

3.端口描述的数据类型主要有两类：位（BIT）和位矢量（BIT_VECTOR）
4.结构体适用于描述设计实体的内部结构以及实体端口间的逻辑关系
5.VHDL文字主要包括数值和标识符。

数值型文字主要有数字型、字符串型、位串型
6.数据对象有三种：常量、变量和信号
7.VHDL中数据类型可以分为标量型、复合类型、存储类型、文件类型
8.在IEEE库的程序包STD_LOGIC_1164中，定义了两个非常重要的数据类型，即标准逻辑位STD_LOGIC和标准逻辑矢量STD_LOGIC_VECTOR
9.在VHDL中有四种操作符，即逻辑操作符、关系操作符、算术操作符、重载操作符
10.V HDL有六类基本顺序语句：赋值语句、转向控制语句、等待语句、子程序调用语句、返回语句、空操作语句
11.转向控制语句共有五种：IF语句、CASE语句、LOOP语句、NEXT语句、EXIT 语句
IF语句用法：IF 条件句 THEN
顺序语句
{ELSIF 条件句 THEN
顺序语句}；
[ELSE
顺序语句]；
END IF
CASE语句用法：CASE 表达式 IS
WHEN 选择值 =>顺序语句；
WHEN 选择值 =>顺序语句；
…
[WHEN OTHERS =>顺序语句；]
END CASE；
LOOP语句的用法:[LOOP 标号：] [重复模式] LOOP
顺序语句；
END LOOP [LOOP 标号]；
NEXT语句的用法:NEXT [LOOP 标号] [WHEN 条件表达式]；
EXIT语句的用法EXIT [LOOP 标号] [WHEN 条件表达式]；
12.FPGA:现场可编程门阵列，CPLD:复杂可编程逻辑器件
13.常见的硬件描述语言：VHDL、Verilog、ABEL。

厂家及软件工具：Altera 的MAX+plusII、Lattice的ispEXPERT、Xilinx的Founfation Series。

14.源程序输入方式：原理图输入方式、状态图输入方式、VHDL软件程序的文本方式
15.用户自定义数据类型：
TYPE语句的用法：TYPE 数据类型名 IS 数据类型定义[OF基本数据类型]；SUBTYPE语句用法：SUBTYPE 子类型名IS基本数据类型 RANGE 约束范围；
16.WAIT语句的用法： WAIT [ON 信号表] [UNTIL 条件表达式] [FOR 时间表达式]；
17.进程语句：[进程标号：]PROCESS[(敏感信号参数表)][IS]
[进程说明部分]；
BEGIN
顺序描述语句；
END PROCESS[进程标号]；
18.并行语句：ARCHITECTURE 结构体名 OF 实体名 IS
说明语句；
BEGIN
并行语句；（结构体功能描述）（并行语句结构）
END ARCHITECTURE 结构体名；
19.库的类型“IEEE库、STD库、WORK库、VITAL库
20.VHDL的描述风格：行为描述、数据流描述和结构描述
名词解释：
1.数字信号系统：数字信号系统指的是交互式的、以离散形式表示的具有存储、传输、信息处理能力的逻辑子系统的集合。

1.逻辑综合：所谓逻辑综合，就是将电路的高级语言描述转换成低级的，可与FPGA/CPLD或构成ASIC的门阵列基本结构相映射的网表文件。

2.逻辑适配：所谓逻辑适配就是将由综合器产生的网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、布线与操作等，配置于指定的目标器件中，产生最终的下载文件
3.行为仿真：行为仿真，就是将VHDL设计源程序直接送到VHDL 仿真器中所进行的仿真。

4.功能仿真：功能仿真，就是将综合后的VHDL 网表文件再送到VHDL 仿真器中所进行的仿真。

5.时序仿真：时序仿真，就是将布线器/适配器所产生的VHDL 网表文件送到VHDL 仿真器中所进行的仿真
设计题：二十四进制计数器：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ESJZ IS
PORT(CLK :IN STD_LOGIC;
EN ,CR, LD :IN STD_LOGIC; D:IN STD_LOGIC_VECTOR(5 DOWNTO0);
CO : OUT STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(5 DOWNTO0)
);
END ESJZ ;
ARCHITECTURE a OF ESJZ IS
SIGNAL QN :STD_LOGIC_VECTOR(5 DOWNTO 0);
BEGIN
CO<='1' WHEN(QN=X"23" AND EN='1')
ELSE'0';
PROCESS(CLK,CR)
BEGIN
IF (CR='0')THEN
QN<="000000";
ELSE
IF (CLK'EVENT AND CLK='1') THEN
IF (LD='0') THEN
QN<=D;
ELSIF(EN='1') THEN
IF (QN(3 DOWNTO 0)=3 and QN(5 DOWNTO 4)=2) or QN(3 DOWNTO 0)=9 THEN QN(3 DOWNTO 0)<="0000";
IF QN(5 DOWNTO 4)=2 THEN
QN(5 DOWNTO 4)<="00";
ELSE
QN(5 DOWNTO 4)<= QN(5 DOWNTO 4)+1;
END IF; ELSE
QN(3 DOWNTO 0)<= QN(3 DOWNTO 0)+1;
END IF ;
END IF;
END IF ;
END IF;
END PROCESS;
Q<=QN;
end a;
三输入三输出电路设计：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY SSS IS
PORT(A,B,C:IN STD_LOGIC;
Ya,Ya,Yc:OUT STD_LOGIC);
END SSS;
ARCHITECTURE ART OF SSS IS
BEGIN
Ya<=A;
Yb<=NOT B;
Yc<=(A OR B)OR C;
END ART;
十进制编码电路:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY BMQ IS
PORT(INPUT: IN STD_LOGIC_VECTOR(0 TO 9);
OUTPUT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END BMQ;
ARCHITECTURE ART OF BMQ IS
SIGNAL SINT: STD_LOGIC_VECTOR(4 DOWNTO 0);
BEGIN
PROCESS(INPUT)
BEGIN
IF(INPUT(0)='1')THEN
OUTPUT<="0000";
ELSIF(INPUT(1)='1')THEN
OUTPUT<="0001";
ELSIF(INPUT(2)='1')THEN
OUTPUT<="0010";
ELSIF(INPUT(3)='1')THEN
OUTPUT<="0011";
ELSIF(INPUT(4)='1')THEN
OUTPUT<="0100";
ELSIF(INPUT(5)='1')THEN
OUTPUT<="0101";
ELSIF(INPUT(6)='1')THEN
OUTPUT<="0110";
ELSIF(INPUT(7)='1')THEN
OUTPUT<="0111";
ELSIF(INPUT(8)='1')THEN
OUTPUT<="1000";
ELSIF(INPUT(9)='1')THEN
OUTPUT<="1001";
ELSE
OUTPUT<="1111";
END IF;
END PROCESS;
END ART;
七段码到8421BCD码转换电路
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY QDM IS
PORT
( IT,BI,LE :IN STD_LOGIC;
INS :IN STD_LOGIC_VECTOR(6 DOWNTO 0);
OUTS :OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END QDM;
ARCHITECTURE ART OF QDM IS
BEGIN
PROCESS(IT,BI,LE,INS)
BEGIN
IF(IT='0')THEN
OUTS<="1111";
ELSIF(BI='0')THEN
OUTS<="0000";
ELSIF(LE='0')THEN CASE INS IS
WHEN"1111110"=>OUTS<="0000";
WHEN"0110000"=>OUTS<="0001";
WHEN"1101101"=>OUTS<="0010";
WHEN"1111001"=>OUTS<="0011";
WHEN"0110011"=>OUTS<="0100";
WHEN"1011011"=>OUTS<="0101";
WHEN"0011111"=>OUTS<="0110";
WHEN"1110000"=>OUTS<="0111";
WHEN"1111111"=>OUTS<="1000";
WHEN"1110011"=>OUTS<="1001";
WHEN OTHERS=>OUTS<="0000";
END CASE;
ELSE OUTS<="0000";
END IF;
END PROCESS;
END ART;
8421BCD码到七段码转换电路
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY BCD IS
PORT
( IT,BI,LE :IN STD_LOGIC;
INS :IN STD_LOGIC_VECTOR(3 DOWNTO 0);
OUTS :OUT STD_LOGIC_VECTOR(6 DOWNTO 0));
END BCD;
ARCHITECTURE ART OF BCD IS
BEGIN
PROCESS(IT,BI,LE,INS)
BEGIN
IF(IT='0')THEN
OUTS<="1111111";
ELSIF(BI='0')THEN
OUTS<="0000000";
ELSIF(LE='0')THEN
CASE INS IS
WHEN"0000"=>OUTS<="1111110";
WHEN"0001"=>OUTS<="0110000";
WHEN"0010"=>OUTS<="1101101";
WHEN"0011"=>OUTS<="1111001";
WHEN"0100"=>OUTS<="0110011";
WHEN"0101"=>OUTS<="1011011";
WHEN"0110"=>OUTS<="0011111";
WHEN"0111"=>OUTS<="1110000";
WHEN"1000"=>OUTS<="1111111";
WHEN"1001"=>OUTS<="1110011";
WHEN OTHERS=>OUTS<="0000000";
END CASE;
ELSE OUTS<="0000000";
END IF;
END PROCESS;
END ART;。