2021年厦门大学嘉庚学院软件工程专业《计算机组成原理》科目期末试卷B(有答案)

2021年厦门大学嘉庚学院软件工程专业《计算机组成原理》科目期末
试卷B（有答案）
一、选择题
1、某机器的主存储器共32KB，由16片16K×l位（内部采用128×128存储阵列）的DRAM芯片字和位同时扩展构成。

若采用集中式刷新方式，且刷新周期为2ms，那么所有存储单元刷新一遍需要（）个存储周期。

A.128
B.256
C.1024
D.16384
2、某存储器容量为64KB，按字节编址，地址4000H~5FFFH为ROM区，其余为RAM 区。

若采用8K×4位的SRAM芯片进行设计，则需要该芯片的数量是（）。

A.7
B.8
C.14
D.16
3、常用的（n，k）海明码中，冗余位的位数为（）。

A.n+k
B.n-k
C.n
D.k
4、在补码一位乘中，若判断位Y n Y n+1=01，则应执行的操作为（）。

A.原部分积加[-x]补，然后右移一位
B.原部分积加[x]补，然后右移一位
C.原部分积加[-x] 补，然后左移一位
D.原部分积加[x]补，然后左移一位
5、关于浮点数在IEEE754标准中的规定，下列说法中错误的是（）。

I.浮点数可以表示正无穷大和负无穷大两个值
Ⅱ.如果需要，也允许使用非格式化的浮点数
Ⅲ.对任何形式的浮点数都要求使用隐藏位技术
IⅣ.对32位浮点数的阶码采用了偏移值为l27的移码表示，尾数用原码表示
6、某同步总线采用数据线和地址线复用方式，其中地址/数据线有32根，总线时钟频率为66MHz，每个时钟周期传送两次数据（上升沿和下降沿各传送一次数据），该总线的最大数据传输率（总线带宽）是（）。

A.132MB/s
B.264MB/s
C.528MB/s
D.1056MB/s
7、下列关于同步总线的说法中，正确的有（）。

I.同步总线一般按最慢的部件来设置公共时钟
II.同步总线一般不能很长
III.同步总线一般采用应答方式进行通信
IV.通常，CPU内部总线、处理器总线等采用同步总线
A. I，II
B. I，II，IV
C.III，IV
D.II，III，IV
8、冯·诺依曼型计算机的设计思想主要有（）。

1.存储程序Ⅱ.二进制表示Ⅲ.微程序方式Ⅳ.局部性原理
A. I，Ⅲ
B.Ⅱ，Ⅲ
C.IⅡ，IⅣ
D.I，IⅡ
9、假设基准程序A在某计算机上的运行时间为100s，其中90s为CPU时间，其余为/O 时间。

若CPU速度提高50%，V/O速度不变，则运行基准程序A所耗费的时间是（）。

A.55s
B.60s
C.65 s
D.70s
10、微指令操作控制字段的每一位代表一个控制信号，这种微程序的控制方式叫作（）
A.字段直接编码
B.字段间接编码
C.混合编码
D.直接编码
11、微指令大体可分为两类：水平型微指令和垂直型微指令。

下列几项中，不符合水平型微指令特点的是（）。

A.执行速度快
B.并行度较低
C.更多地体现了控制器的硬件细节
D.微指令长度较长
12、寄存器间接寻址方式中，操作数在（）中。

A.通用寄存器
B.堆栈
C.主存单元
D.指令本身
13、一般来说，变址寻址经常和其他寻址方式混合在起使用，设变址寄存器为X，形式地址为D，某机具有先间址寻址再变址寻址的方式，则这种寻址方式的有效地址为（）。

A.EA=D+（IX）
B.EA=（D）+（IX）
C.EA=（D+（IX））
D.EA=D+IX
14、流水线中有3类数据相关冲突：写后读相关、读后写相关、写后写相关。

那么下列3组指令中存在读后写相关的是（）。

A.I1，SUB R1，R2，R3；（R2）-（R3）→R1
I2，ADD R4，R5，R1；（R5）+（R1）→R4
B. I1，STA M，R2；（R2）→M，M为主存单元
I2，ADD R2，R4，R5；（R4）+（R5）→R2
C.I1，MULR3，R2，R1；（R2）×（R3）→R3
I2，SUB R3，R4，R5；（R5）-（R4）→R3
D.以上都不是
15、为提高存储器的存取效率，在安排磁盘上信息分布时，通常是（）.
A.存满一面，再存另一面
B.尽量将同一文件存放在一个扇区或相邻崩区的各磁道上
C.尽量将同一文件存放在不同面的同一磁道上
D.上述方法均有效
二、填空题
16、RISC机器一定是_______CPU，但后者不一定是RISC机器，奔腾机属于_______机器
17、RISC的中文含义是______，CISC的中文含义是______
18、直接内存访问（DM）方式中，DM控制器从CPU完全接管对_______的控制，数据交换不经过CPU，而直接在内存和_______之间进行。

19、流水CPU中的主要问题是_________相关，_________相关和_________相关；为此需要采用相应的技术对策，才能保证流水畅通而不断流。

20、多媒体CPU是带有_______技术的处理器，它是一种多媒体扩展结构技术，特别适合于_______处理。

21、通道是一个特殊功能的______，它有自己的______专门负责数据输入输出的传输控制。

22、闪速存储器能提供高性能、低功耗、高可靠性以及_______能力，因此作为_______用于便携式电脑中。

23、虚拟存储器指的是________层次，它给用户提供了一个比实际________空间大的多
________空间。

24、为了运算器的高速性，采用了________进位，________乘除法，________等并行技术措施。

25、汉字的________、________、________是计算机用于汉字输入、内部处理、输出三种不同用途的编码。

三、名词解释题
26、硬件：
27、调相制PM：
28、相联存储器：
29、总线协议：
四、简答题
30、简要说明程序中断接口中IM、IR、EI、RD、BS五个触发器的作用。

31、同步通信方式：何谓存储总线？何谓I/O总线？各有何特点？
32、试比较同步控制、异步控制和联合控制的区别。

33、比较水平微指令与垂直微指令的优缺点。

五、计算题
34、某计算机的CPU主频为500MHz，所连接的某外设的最大数据传输率为
20KB/s，该外设接口中有一个16位的数据缓存器，相应的中断服务程序的执行时间为500个时钟周期。

请回答下列问题：
1）是否可用中断方式进行该外设的输入输出？若能，在该设备持续工作期间，CPU用于该设备进行输入/输出的时间占整个CPU时间的百分比大约为多少？
2）若该外设的最大数据传输率是2MB/s，则可否用中断方式进行输入输出？
35、设浮点数字长为16位，其中阶码5位（含一位阶符），尾数11位（含一位数符），将十进制数+13/128写成：二进制定点数和浮点数，并分别写出它在定点
机和浮点机中的机器数形式。

36、假设硬盘传输数据以32位的字为单位，传输速率为1MB/s.CPU的时钟频率为50MHz。

1）采用程序查询的输入/输出方式，假设查询操作需要100个时钟周期，求CPU为I/O查询所花费的时间比率，假定进行足够的查询以避免数据丢失。

2）采用中断方式进行控制，每次传输的开销（包括中断处理）为100个时钟周期。

求CPU为传输硬盘数据花费的时间比率。

3）采用DMA控制器进行输入/输出操作，假定DMA的启动操作需要1000个时钟
周期，DMA完成时处理中断需要500个时钟周期。

如果平均传输的数据长度为
4KB，问在硬盘工作时处理器将用多少时间比率进行输入/输出操作，忽略DMA申请使用总线的影响。

六、综合题
37、设浮点数字长32位，其中阶码部分8位（含l位阶符），尾数部分24位（含1位数符），当阶码的基值分别是2和16时：
1）说明基值2和16在浮点数中如何表示。

2）当阶码和尾数均用补码表示，且尾数采用规格化形式时，给出这两种情
况下所能表示的最大正数真值和非零最小正数真值。

3）在哪种基值情况下，数的表示范围大？
4）两种基值情况下，对阶和规格化操作有何不同？
38、某16位计算机的主存按字节编码，存取单位为16位；采用16位定长指令字格式：CPU采用单总线结构，主要部分如下图所示。

图中R0~R3为通用寄存器：T为
暂存器：SR为移位寄存器，可实现直送（mov）、左移一位.（left）和右移一位（right）3种操作，控制信号为SRop，SR的输出由信号SRout控制：ALU可实现
直送A（mova）、A加B（add）、A减B（sub）、A与B（and）、A或B（or）、非A（not）、A加1（inc）7种操作，控制信号为ALUop。

请回答下列问题。

1）图中哪些寄存器是程序员可见的？为何要设置暂存器T？
2）控制信号ALUop和SRop的位数至少各是多少？
3）控制信号SRout所控制部件的名称或作用是什么？
4）端点①~⑨中，哪些端点须连接到控制部件的输出端？
5）为完善单总线数据通路，需要在端点①~⑨中相应的端点之间添加必要的连线。

写出连线的起点和终点，以正确表示数据的流动方向。

6）为什么二路选择器MUX的一个输入端是2？
39、假设某计算机的CPU主频为80MHz，CPI为4，并且平均每条指令访存1.5次，主存与Cache之间交换的块大小为16B，Cache的命中率为99%，存储器总线的宽
度为32位。

请回答以下问题：
1）该计算机的MIPS数是多少？平均每秒Cache缺失的次数是多少？在不考虑DMA传送的情况下，主存带宽至少达到多少才能满足CPU的访存要求？
2）假定在Cache缺失的情况下访问主存时，存在0.0005%的缺页率，则CPU平均
每秒产生多少次缺页异常？若页面大小为4KB，每次缺页都需要访问磁盘，访问磁
盘时DMA传送采用周期挪用的方式，磁盘I/O接口的数据缓冲寄存器为32位，则
磁盘1/0接口平均每秒发出的DMA请求次数至少是多少？
3）CPU 和DMA控制器同时要求使用总线传输数据时，哪个优先级更高？为什
么？
4）为了提高性能，主存采用4体低位交叉存储模式，工作时每1/4个存储周期启动1个体，若每个体的存储周期为50ns，则该主存能够提供的最大带宽是多少？
参考答案
一、选择题
1、A
2、C
3、B
4、B
5、C
6、C
7、B
8、D
9、D
10、D、
11、B
12、C
13、B。

先间址后变址，这里需要理清“先间址”的这个间址指的是D，而不是1X，如果是IX的话那就变成了寄存器间接寻址了
14、B
15、C
二、填空题
16、流水 CISC
17、精简指令系统计算机复杂指令系统计算机
18、总线 I/O设备（或输入输出设备）
19、资源数据控制
20、MMX 图像数据
21、处理器指令和程序
22、瞬时启动固态盘
23、主存--外存主存虚拟地址
24、先行阵列流水线
25、输入编码内码字模码
三、名词解释题
26、硬件：
由物理元器件构成的系统，计算机硬件是一个能够执行指令的设备。

27、调相制PM：
一种磁盘信息记录方式，在一个磁化元的中间位置，利用电流相位的变化进行写1或写0。

28、相联存储器：
一种按内容访问的存储器，每个存储单元有匹配电路，可用于是cache中查找数据。

29、总线协议：
总线通信同步方式规则，规定实现总线数据传输的定时规则。

四、简答题
30、答：它们的作用是：中断屏蔽触发器（IM）：CPU是否受理中断或批准中断的标志。

IM标志为“0”时，CPU可受理外界中断请求。

中断请求触发器（IR）：暂存中断请求线上由设备发出的中断请求信号。

IR标志为“1”
时表示设备发出了中断请求。

允许中断触发器（EI）：用程序指令来置位，控制是否允许某设备发出中断请求。

EI为“1”时，某设备可以向CPU发出中断请求。

准备就绪的标志（RD）：一旦设备做好一次数据的接受或发送，便发出一个设备动作完
毕信号，使RD标志为“1”。

工作触发器：（BS）：设备“忙”的标志，表示设备正在工作。

31、答：（1）存储总线是连接CPU和主存储器之间的专用总线，速度高.（2）I/O总线
是连接主机（CPU、M）与IO设备之间的总线，可扩展性好。

32、答：同步控制方式：任何一条指令或指令中任何一个微操作的执行都是事先确定的，并且都是受统基准时标的时序信号所控制的方式。

异步控制方式：不存在基准时标信号，
没有固定的周期节拍和严格的时钟同步，执行每条指令和每个操作需要多少时间就占用多
少时间。

联合控制方式：是前两者的相结合。

对各种不同指令的微操作实行大部分统一，
小部分区分对待的方法。

33、答：（1）水平型微指令并行操作能力强、效率高、灵活性强，垂直型微指令则较差。

（2）水平型微指令执行一条指令的时间短，垂直型微指令执行时间长。

（3）由水平型微指令解释指令的微程序，具有微指令字比较长，但微程序短的特点，而垂直型微指令正好
相反。

（4）水平型微指令用户难以掌握，而垂直型微指令与指令比较相似，相对来说比
较容易掌握
五、计算题
34、解析：
1）因为该外设接口中有一个16位数据缓存器，所以，若用中断方式进行输入/输出，可以每16位进行一次中断请求，因此，中断请求的时间间隔为
2B/20KB/s=100μs.
对应的中断服务程序的执行时间为：（1/500MHz）×500=1μs。

因为中断响应过
程就是执行条隐指令的过程，所用时间相对于中断处理时间（执行中断服务程序的时间）而言，几乎可以忽略不计，因而整个中断响应并处理的时间大约为1μs多一点，远远小于中断请求的间隔时间。

因此，可以用中断方式进行该外设的输入输出。

若用中断方式进行该设备的输入/输出，则该设备持续上作期间，CPU用于该设备
进行输入/输出的时间占整个CPU时间的百分比大约为1/100=1%。

2）若外设的最大传输率为2MB/s，则中断请求的时间间隔为106×2B/2MB=1μs。

而整个中断响应并处理的时间大约为1μs多一点，中断请求的间隔时间小于中断响
应和处理时间，即中断处理还未结束就会有该外设新的中断到来，因此不可以用中断方式进行该外设的输入输出
35、解析：假设x=+13/128其二进制形式可以表示为：x=0.0001101000。

定点数表示：x=0.0001101000。

浮点数规格化表示：x=0.1101000000×2-11"。

定点机中：[x]原=[x]补=[x]反=0.0001101000。

浮点机中：
[x]原=1，0011；0.1101000000。

[x]补=1，1101；0.1101000000。

[x]反=1，1100；0.1101000000。

36、解析：
1）假设采用程序查询方式，则可算出硬盘每秒进行查询的次数为：
1MB/4B=250K次，而查询250K次需要的时钟周期数为250K×100=25000K，则
可算出CPU为1/0查询所花费的时间比率为
25000×1000
×100%=50%
50×106
2）假设采用中断方法进行控制，每传送一个字需要的时间为4B
=4μs,而每次传
1MB/s
输
=0.02s。

所以，每次
的开销为100个时钟周期，还得先计算出时钟周期，即1
50M Hz
×100%= 传输的50MHz开销为2μs，故CPU为传输硬盘数据花费的时间比率为2μs
4μs
50%.
3）：可算得每秒传输次数1MB/4KB=250次，所以CPU为传输硬盘数据花费的时
间比率为
(1000+500)×250
×100%=75%
50×106
六、综合题
37、解析：
1）基值2和16在浮点数中是隐含表示的，并不出现在浮点数中。

2）最大正数，也就是，尾数最大且规格化，阶码最大的数；最小正数，也就是，尾数最小且规格化（t为基值时，尾数的最高log2t位不全为0的数为规格化数），
阶码最小的数。

当阶码的基值是2时，最大正数：0.111111l：0，11…1，真值是（1-2-23）×2127；最小正数：1，0000000：0，10…0，真值是2-129。

当阶码的基值是16时，最大正数：0.111111；0，11…1，真值是（1-2-23）
×16127：最小正数：1，0000000：0，0001.0，真值是16-129
3）在浮点数表示中，基值越大，表示的浮点数范围就越大，所以基值为16的浮点数表示范围大。

4）对阶时，需要小阶向大阶看齐，若基值为2的浮点数尾数右移一位，阶码加1：而基值为16的浮点数尾数右移4位，阶码加1。

格式化时，若基值为2的浮点数尾数最高有效位出现0，则需要尾数向末移动一位，阶码减1：而基值为16的浮点数尾数最高4位有效位全为0时，才需要尾数向左移动，每移动4位，阶码减1。

38、解析
1）程序员可见寄存器为通用寄存器（R0~R3）和PC.因为采用了单总线结构，因此.若无暂存器T，则ALU的A、B端口会同时获得两个相同的数据，使数据通路不
能正常工作。

2）ALU共有7种操作，故其操作控制信号ALUop至少需要3位；移位寄存器有3种
操作，其操作控制信号SRop至少需要2位。

3）信号SRout所控制的部件是一个三态门，用于控制移位器与总线之间数据通路
的连接与断开。

4）端口①、②、③、⑤、⑧须连接到控制部件输出端。

5）连线1，⑥→⑨：连线2，①④。

6）因为每条指令的长度为16位，按字节编址，所以每条指令占用2个内存单元，
顺序执行时，下条指令地址为（PC）+2.MUX的一个输入端为2，可便于执行（PC）+2操作。

39、解析：1）题目告知CPU的主频为80MHz，表示每秒包含80M个时钟周期。

而CPI为4表明执行一条指令需要4个时钟周期，所以CPU平均每秒可以执行的指令
数=80M/4=20M。

由于MIPS的含义是每秒可执行百万条指令数，而“M”代表
的就是106，即百万，因此MIPS为20。

由于平均每条指令访存1.5次，因此每秒平均访存次数为20M×1.5次=30M 次，而 Cache的命中率为99%，所以访问30M次Cache不命中的次数为30M×
（1-99%）=300K次。

当Cache缺失时，CPU访问主存，主存与Cache之间以块
为单位传送数据，块大小为16B，所以每秒CPU与主存需要交换数据的大小为
16B×300K/s=4.8MB/s。

所以，在不考虑DMA传送的情况下，主存带宽至少要达到4.8MB/s才能满足CPU的访存要求。

2）由于每秒平均需要访问主存300K次，而缺页率为0.0005%，因此平均每
秒“缺页”异常次数=300K×0.0005%=1.5次。

由于存储器总线带宽为32位，因
此每传送32位数据，磁盘控制器就发出一次DMA请求，这样平均每秒磁盘DMA
请求的次数至少为1.5次×4KB/4B=1.5K次=1536次。

3）CPU 和DMA控制器同时要求使用存储器总线时，DMA请求优先级更高，因为若DMA请求得不到及时响应，I/O传输数据就可能会丢失。

4）当采用4体低位交叉存储模式时，每1/4周期的时间内就可以传送4B数据。

若每个体的存储周期为50ns，则4体低位交叉存储器模式能提供的最大带宽=4B/（50ns/4）=320MB/s.。