三人表决器、五人表决器的实验报告
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仿真结果
1西IIOe
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血
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J
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五、实验体会
通过三人表决器和五人表决器的设计，使我们更加熟悉Quartus软件进行数字系统设计的步骤，以及运用Verilog HDL®行设计输入， 并掌握三人表决器和五人表决器的逻辑功能和设计原理，逐步理解功 能仿真和时序仿真波形。三人表决器和五人表决器大体相似， 并没有 太大的区别。
ቤተ መጻሕፍቲ ባይዱ三人表决器、五人表决器的实验报告
一实验目的
1.熟悉QuartusII软件的基本操作
2.学习使用Verilog HDL进行设计输入
3.逐步掌握软件输入、编译、仿真的过程
二实验说明
本次实验是要设计一个三人表决 器。该电路应有两个数据输入端口b1,b2,b3，电路的输出端口为voter（u输出信号）。
输入信号
程序代码
五人表决器:
程序代码
=modulethree_voter_exlfA^B.rCfD^E^Y);inputA^E^C^D^E;
out口u匸Y;
wire[1:0]add^resul匸;
assignadd_res口1匸=A+B+C+D+E;
S55ignY= (add_re5ult>=3) ?11b1:11bO;endmodule
输出信号
B1
B2
B3
u
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三人表决器真值表:
-^3
逻辑表达式：U=n利忑苛总
三实验要求
1、完成三人表决器的Verilog HDL程序代码输入并进行仿真
2、采用结构描述方式和数据流描述方式
3、完成对设计电路的仿真验证
四、实验过程
（1）三人表决器：
1西IIOe
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11 £
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血
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五、实验体会
通过三人表决器和五人表决器的设计，使我们更加熟悉Quartus软件进行数字系统设计的步骤，以及运用Verilog HDL®行设计输入， 并掌握三人表决器和五人表决器的逻辑功能和设计原理，逐步理解功 能仿真和时序仿真波形。三人表决器和五人表决器大体相似， 并没有 太大的区别。
ቤተ መጻሕፍቲ ባይዱ三人表决器、五人表决器的实验报告
一实验目的
1.熟悉QuartusII软件的基本操作
2.学习使用Verilog HDL进行设计输入
3.逐步掌握软件输入、编译、仿真的过程
二实验说明
本次实验是要设计一个三人表决 器。该电路应有两个数据输入端口b1,b2,b3，电路的输出端口为voter（u输出信号）。
输入信号
程序代码
五人表决器:
程序代码
=modulethree_voter_exlfA^B.rCfD^E^Y);inputA^E^C^D^E;
out口u匸Y;
wire[1:0]add^resul匸;
assignadd_res口1匸=A+B+C+D+E;
S55ignY= (add_re5ult>=3) ?11b1:11bO;endmodule
输出信号
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三人表决器真值表:
-^3
逻辑表达式：U=n利忑苛总
三实验要求
1、完成三人表决器的Verilog HDL程序代码输入并进行仿真
2、采用结构描述方式和数据流描述方式
3、完成对设计电路的仿真验证
四、实验过程
（1）三人表决器：