计算机组成原理4第四章存储器10

T7、T8 开
T7
T8
VA
T6
T8
列地址选择 写放大器
写放大器
读放
读放
DOUT
DOUT
2020/3/22
DIN
写选择
读选择
(3)静态 RAM 基本电路的 写 操作
位线A ´ T5
A´
T1
~ T4
A
行地址选择
位线A
T6
行选
T7
列地址选择
列选
T8
DIN
写放
写放
读放
4.2
T5、T6 开 T7、T8 开 两个写放
写放大器
位线A
T 1 ~ T 4 触发器 T 5 、T 6 行开关
T 7 、T 8 列开关
读放 DOUT
A 触发器原端 A´ 触发器非端
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DIN 写选择
读选择
(2)静态 RAM 基本电路的 读 操作
4.2
位线A´
A´ T1 ~ T4 A
位线A
T5
行地址选择
T6
行选
T5、T6 开
列选
CS3
..
1K×4
D7
……
D0 W20E20/3/22
2. 存储器与 CPU 的连接
4.2
(1) 地址线的连接
(2) 数据线的连接
(3) 读/写线的连接
(4) 片选线的连接
(5) 合理选用芯片
(6) 其他 时序、负载
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例4.1 解:
(2) 存储速度
• 存取时间
存储器的 访问时间 读出时间 写入时间
• 存取周期
连续两次独立的存储器操作 （读或写）所需的 最小间隔时间 读周期 写周期
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(3) 存储器的带宽 位/秒
如存取周期为500ns，每个存取周期可访问 16位，则带宽为32M位/秒
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二、半导体存储芯片简介
•••
A9
8根数据线
A0
•• ••
D7
D4
D0 CS WE
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2114
2114
(2) 字扩展（增加存储字的数量）
4.2
11根地址线
用 2片 1K×8位 存储芯片组成 2K×8位 的存储器
8根数据线
A10
1
A9
•••
A1
A0
•••
•••
CS0
CS1
1K× 8位
1K× 8位
••••
••••
3. 按在计算机中的作用分类
4.1
RAM
主存储器 存
储
ROM
器
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辅助存储器
静态 RAM 动态 RAM
MROM PROM EPROM EEPROM Flash Memory
4.1
MROM ：Masked ROM PROM : Programmable ROM EPROM: Erasable Programmable ROM EEPROM: Electrically Erasable Programmable ROM
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写选择
DOUT
读选择
DIN （左） DIN 反相
T7 T5
A´
（右） DIN
T8 T6 A
(4) 静态 RAM 芯片举例
4.2
① Intel 2114 （1K*4位）外特性
A9
A8
......
A0
WE
CS
Intel 2114
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V CC
GND
I/O1 I/O2 I/O3 I/O4
优点是不浪费宝贵的主存资源，但存在的问 题是：当访问的一个双字、单字或半字跨越两个存 储单元时，存储器的工作速度降低了一半，而且读 写控制比较复杂。
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存储字64位（8个字节）
从存储字的起始位置开始存放的方法
无论要存放的是字节、半字、单字 或双字，都必须从存储字的起始位置开始 存放，而空余部分浪费不用。
0
1
23
4
5
6
7
8 9 10 11 12 13 14 15
16 17 18 19 20 21 22 23
24 25 26 27 28 29 30 31
32 33 34 35 36 37 38 39
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存储字64位（8个字节）
4. 主存的技术指标
4.2
(1) 存储容量 主存 存放二进制代码的总数量
② 分散刷新（存取周期为1μs）
4.2
以 128 ×128 矩阵为例
W/R
W/R
REF
0
tM tR
W/R
W/R
W/R
REF
REF
126
127
W/R REF
tC
刷新间隔 128 个读写周期
tC = tM + tR
无 “死区”，但存取周期长了， 系统速度降低了。
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读写 刷新
(存取周期为 0.5 μs + 0.5 μs)
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二、存储器的层次结构
4.1
1. 存储器三个主要特性的关系
速度 容量 价格／位
快小高
CPU
Cache
寄存器
CPU 主 机
缓存
主存
磁盘 光盘 磁带
辅 存
慢大低
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2. 缓存 主存层次和主存 辅存层次 4.1
10 ns
CPU
20 ns
缓存
200 ns
主存
ms
辅存
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失
激光、磁光材料
2. 按存取方式分类
4.1
(1) 存取时间与物理地址无关（随机访问）
• 随机存储器RAM 在程序的执行过程中 可 读 可 写 • 只读存储器ROM 在程序的执行过程中 只读
(2) 存取时间与物理地址有关（串行访问）
• 顺序存取存储器 磁带 • 直接存取存储器 磁盘（部分串行）
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4.2
1. 半导体存储芯片的基本结构
…… ……
地
译
存
读
数
址
码
储
写
据
线
驱
矩
电
线
动
阵
路
片选线
读/写控制线
地址线（单向） 数据线（双向） 芯片容量
10
14
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13
4
1K × 4位
1
16K × 1位
8
8K × 8位
存储芯片片选线的作用
4Hale Waihona Puke 2用 16K × 1位 的存储芯片组成 64K × 8位 的存储器
读 / 写选通
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… … ……
0,0 … 0,7
16×8矩阵
15,0 … 15,7
0 …… 7 位线
读/写控制电路
D0
…… D 7
(2) 重合法（1K*1位重合法存储器芯片）
0 A4
0,00
…
0,31
0 A3
X 地
X0
32×32
… …
0址
矩阵
A2
译
0码
31,0
…
31,31
A1
器 X 31
（速度） （容量） 缓存 主存 主存 辅存
主存储器 实地址 物理地址
虚拟存储器 虚地址 逻辑地址
4.2 主存储器
CPU
…5
存储体
ACC MQ
6
CU
ALU
IR
控制
27 3 8
I/O
X
运算器
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单元 PC
控制器
1 MAR MDR 4
主存储器 9
一、概述
1. 主存的基本组成
读
存储体
....
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(3) 动态 RAM 时序
4.2
行、列地址分开传送
读时序
行地址 RAS 有效 写允许 WE 有效(高) 列地址 CAS 有效 数据 DOUT 有效
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写时序
行地址 RAS 有效 写允许 WE 有效(低) 数据 DIN 有效 列地址 CAS 有效
(4) 动态 RAM 刷新
存储容量
1K×4位
2. 动态 RAM ( DRAM )－电容存储信息 4.2
(1) 动态 RAM 基本单元电路
读选择线
T2
T1
T3 Cg
01
V DD
T4 预充电信号
10
无有电流 数据线
T
01
Cs
写选择线
写数据线
读数据线
三管式动态RAM 读出与原存信息相反
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字线
一管式动态RAM 读出时数据线有电流 为 “1”
10
4
1K × 4位
14
1
16K × 1位
13
8
8K × 8位
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内容回顾: 译码驱动方式
4.2
(1) 线选法（16*8位 线选存储器芯片）
A3 0
字线
地0 A2 0 址
译
A1
0码 器
A0 0
15
读 / 写选通
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… … ……
0,0 … 0,7
16×8矩阵
15,0 … 15,7
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数据在主存中的存放
设存储字长为64位（8个字节），即一个存 取周期最多能够从主存读或写64位数据。
读写的数据有4种不同长度:
字节 半字 单字 双字
8位 16位 32位
64位
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不浪费存储器资源的存放方法
现有一批数据，它们依次为：字节、半字、 双字、单字、半字、单字、字节、单字。4种不同 长度的数据一个紧接着一个存放。
0 …… 7 位线
读/写控制电路
D0
…… D 7
内容回顾: (2) 重合法（1K*1位重合法存储器芯片）
0 A4
0,00
…
0,31
0 A3
X 地
X0
32×32
… …
0址
矩阵
A2
译
0码
31,0
…
31,31
A1
器 X 31
0 A0
D I/O
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Y0 Y 地址译码器 Y31 A 9 0A 8 0A 7 0A 6 0A 5 0
tc tc
XY
地址序号
•••
tc tc tc tc
tc
•••
VW 0 1
31
3968个周期（1984μ s ） 32个周期（16μ s） 刷新序号
刷新时间间隔（ 2ms ）
“死区” 为 0.5 μs ×32 = 16 μs “死时间率” 为 32/4000 ×100% = 0.8%
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32片
8片
8片
8片
8片
16K × 1位 16K × 1位 16K × 1位 16K × 1位
当地址为 65 535 时，此 8 片的片选有效
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2. 半导体存储芯片的译码驱动方式 4.2
(1) 线选法（16*8位 线选存储器芯片）
A3 0
字线
地0 A2 0 址
译
A1
0码 器
A0 0
15
③ 分散刷新与集中刷新相结合
4.2
对于 128 ×128 的存储芯片（存取周期为 0.5μs）
若每隔 2 ms 集中刷新一次 “死区” 为 64 μs
若每隔 15.6 μs （2000 μs ÷128）刷新一 行 而且每行每隔 2 ms 刷新一次 “死区” 为 0.5 μs
将刷新安排在指令译码阶段，不会出现 “死区”
刷新实质:先将原存信息读书,再由刷新放大器 形成原信息并重新写入的再生过程.
1、集中刷新 2、分散刷新 3、异步刷新
2020/3/22
以 32 × 32 矩阵为例 ① 集中刷新（存取周期为0.5μs）
读/写或维持
刷新
读/写或维持
周期序号 0 1 2
•••• 3967 3968 ••• 3999 0 1
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3. 动态 RAM 和静态 RAM 的比较
主存
DRAM
SRAM
存储原理
电容
触发器
集成度
高
低
芯片引脚
少
多
功耗
小
大
价格
低
高
速度
慢
快
刷新
2020/3/22
有
无
4.2
缓存
内容回顾: 半导体存储芯片的基本结构 4.2
…… ……
地
译
存
读
数
址
码
储
写
据
线
驱
矩
电
线
动
阵
路
片选线
读/写控制线
地址线（单向） 数据线（双向） 芯片容量
优点是：无论访问一个字节、半字 、单字或双字都可以在一个存储周期内完 成，读写数据的控制比较简单。
缺点是：浪费了宝贵的存储器资源 。
2020/3/22
从存储字的起始位置开始存放
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存储字64位（8个字节）
边界对齐的数据存放方法
此方法规定，双字地址的最末3个二 进制位必须为000，单字地址的最末两位 必须为00，半字地址的最末一位必须为0 。它能够保证无论访问双字、单字、半字 或字节，都在一个存取周期内完成，尽管 存储器资源仍然有浪费。
0 A0
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Y0 Y 地址译码器 Y31 A 9 0A 8 0A 7 0A 6 0A 5 0
D I/O 读/写
三、随机存取存储器 ( RAM )
4.2
1. 静态 RAM (SRAM)
位线A´
(1) 静态 RAM 基本电路
A´
A
T5
T1 ~ T4
T6
行地址选择
T7
T8
列地址选择 写放大器
第四章 存 储 器
4.1 概 述
4.2 主存储器
4.3 高速缓冲存储器
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4.4 辅助存储器
4.1 概 述
一、存储器分类
1. 按存储介质分类
(1) 半导体存储器 TTL 、MOS
易失
(2) 磁表面存储器
(3) 磁芯存储器
(4) 光盘存储器
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磁头、载磁体
非 硬磁材料、环状元件 易
D7
•••
D0 WE
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存储器与 CPU 的连接:字、位扩展
4.2
用 8片 1K×4位 存储芯片组成 4K×8位 的存储器
12根地址线
8根数据线
A11
片选
A10
译码
AA89
CS0
...
A0 ..
..
..
1K×4 1K×4 1K×4
CS1
..
..
1K×4 1K×4
CS2
.. ..
1K×4 1K×4
写 电
路