四选一数据选择器的设计

实验三：四选一数据选择器设计

一、实验目的

掌握Verilog 语言中的case 语句、if-else 语句。

二、四选一数据选择器原理

电路功能表及其电路图如下：

电路功能表

A1 A0

Y 0 0 D0 0 1 D1 1 0 D2 1 1

D3

三、程序

四、 仿真结果

D0 D1 Y

Mux4-1

A1 D2 D3 A0

五、实验总结

通过本次实验我掌握Verilog语言中的case语句、if-else语句的应用，实验中有时候自己遇到了困难，同桌很积极的帮我解决了问题。让我体验到了合作的快乐，并且我也能更加自如的运用quartusII软件，对以后的实验也更加有兴趣。