集成电路版图设计的技巧
集成电路设计3-版图设计
版图设计的重要性
1
版图设计是集成电路制造过程中的关键环节，它 决定了集成电路的性能、功能和可靠性。
2
通过版图设计，可以将电路设计转化为实际制造 的物理结构，从而实现电路设计的目标。
3
版图设计的精度和质量直接影响到集成电路的性 能和制造良率，因此需要高度的专业知识和技能。
在芯片内部加入自测试模块，实现自动测试和 故障诊断。
可测性增强
通过增加测试访问端口和测试控制逻辑，提高芯片的可测性。
05
集成电路版图设计的挑 战与解决方案
设计复杂度挑战
总结词
随着集成电路规模不断增大，设计复杂 度呈指数级增长，对设计效率提出巨大 挑战。
VS
详细描述
随着半导体工艺的不断进步，集成电路设 计的规模越来越大，晶体管数量成倍增加 ，导致设计复杂度急剧上升。这不仅增加 了设计时间和成本，还对设计精度和可靠 性提出了更高的要求。
03
还需要考虑存储器的功耗和散热问题，以确保在各种应用场景下的稳 定运行。
04
高密度存储器版图设计需要具备高容量、高速、低功耗和高可靠性等 特点，以满足大数据、云计算等领域的需求。
THANKS FOR WATCHING
感谢您的观看
04
还需要考虑散热设计，以确保在高负载情况下CPU的 稳定运行。
案例二：低功耗MCU版图设计
低功耗MCU版图设计需要重点 关注功耗优化，采用低功耗工 艺和电路技术，如CMOS工艺
、低功耗逻辑门等。
还需要考虑低电压供电和电源 管理设计，以确保MCU在各种 应用场景下的稳定运行。
设计过程中需要优化芯片内部 结构和电路布局，降低芯片的
Layout(集成电路版图)注意事项及技巧总结材料
Layout主要工作注意事项●画之前的准备工作●与电路设计者的沟通●Layout 的金属线尤其是电源线、地线●保护环●衬底噪声●管子的匹配精度一、l ayout 之前的准备工作1、先估算芯片面积先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。
2、Top-Down 设计流程先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。
3、模块的方向应该与信号的流向一致每个模块一定按照确定好的引脚位置引出之间的连线4、保证主信号通道简单流畅，连线尽量短，少拐弯等。
5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。
6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。
二、与电路设计者的沟通搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。
（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。
（3）电路中MOS管，电阻电容对精度的要求。
（4）易受干扰的电压传输线，高频信号传输线。
三、layout 的金属线尤其是电源线，地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。
电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。
在接触孔周围，电流比较集中，电迁移更容易产生。
2、避免天线效应长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。
解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。
集成电路版图设计(适合微电子专业)
集 成 电 路 的 功 能
层 次
集 成 电 路 的 逻 辑 和 电 路 组 成 集成电路掩膜版的几何特性 和物理特性的具体实现
多路转换开关 (MUX--Multiplexer ) 算术/逻辑单元 (ALU– Arithmetic Logic Unit 中央处理器 (CPU– Central Processing Unit) 寄存器传输级 （ RTL—register transfer level ）
17
典型的IC设计流程
A. 总体设计流程 行为描述
将行为级描述（HDL）转 换成寄存器传输级（RTL）的 结构描述 • 将逻辑级的行为描述
（状态转移图、布尔方程、真值表、 转换成逻辑级的结构描述（逻辑门 的网表）； • 逻辑优化 • 逻辑仿真，采用硬件仿真（PLD、FPGA） • 测试综合（提供自动测试图性生成，可消 除设计中的冗余逻辑，诊断设计中的 不可测逻辑结构）
1. 什么是版图？
根据逻辑与电路功能和性能要求以
及工艺水平要求来设计光刻用的掩 膜版图，实现IC设计的最终输出。 版图是一组相互套合的图形，各层 版图相应于不同的工艺步骤，每一 层版图用不同的图案来表示。 版 图与所采用的制备工艺紧密相关。
4
2. 版图设计过程 由底向上过程 主要是布局布线过程
软件支持：成熟的CAD工具用于版图编辑、人
机交互式布局布线、自动布局布线以及版图检查 和验证
20
版图设计过程
大多数基于单元库实现 （1）软件自动转换到版图，可人工调整（规则芯片） （2）布图规划（floor planning) 工具 布局布线（place & route）工具 布图规划：在一定约束条件下对设计进行物理划分，并
19
07集成电路版图设计技巧
错误布线
正确布线
引线孔、通孔： 引线孔、通孔：
一般情况下，衬底接触和有源区接触布线 一般情况下， 需要在整个接触区域内，保持一定间距， 需要在整个接触区域内，保持一定间距， 连续制作一排引线孔； 连续制作一排引线孔； 模拟电路部分多晶硅栅引线处， 模拟电路部分多晶硅栅引线处，制作两个 通孔；数字电路部分由于面积限制， 通孔；数字电路部分由于面积限制，多晶 硅栅引线处制作一个引线孔； 硅栅引线处制作一个引线孔； 相邻金属层之间，如果面积允许， 相邻金属层之间，如果面积允许，至少制 作两个接触孔。 作两个接触孔。
二、设计技巧
过桥：布线过程中，如果金属线相互阻挡无法通 过桥：布线过程中， 可以使用下层多晶硅作为导线，称为“ 过，可以使用下层多晶硅作为导线，称为“过 过桥多晶硅电阻要小，且不能对大电流、 桥”。过桥多晶硅电阻要小，且不能对大电流、 大电压线路使用过桥。 大电压线路使用过桥。 电源、地线：注意电流通过能力， 电源、地线：注意电流通过能力，根据工艺要求 与模块内器件数量设置足够的线宽。 与模块内器件数量设置足够的线宽。 栅极连接：模拟电路器件之间 即使相距很近） 器件之间（ 栅极连接：模拟电路器件之间（即使相距很近） 的栅极尽量使用金属连接，而不要用多晶硅。 的栅极尽量使用金属连接，而不要用多晶硅。降 低后期修改成本。 低后期修改成本。
集成电路版图基础
光电工程学院
王智鹏
一、版图设计原则
图形对称 将模块设计为矩形 模块内电流流向相同 模块内多晶硅栅相互平行 金属布线尽量不跨越器件
MOS管中心对称布局 管中心对称布局
A B
布局： 布局：
集成电路版图基本布局规则是PMOS管在 管在 集成电路版图基本布局规则是 管在下， 上、NMOS管在下，夹在一条电源线和一 管在下 条地线之间，构成一行。 条地线之间，构成一行。 每一模块中除电源和地线外的左右两侧分 别作为输入和输出信号线的布线位置。 别作为输入和输出信号线的布线位置。 各行依次并列排开， 各行依次并列排开，实现电源线与地线的 共用。 共用。
集成电路布图设计
2023集成电路布图设计•集成电路布图设计概述•集成电路布图设计的制作流程•集成电路布图设计的实际应用•集成电路布图设计的前沿技术与发展趋势目•集成电路布图设计的挑战与解决方案•集成电路布图设计的案例分析录01集成电路布图设计概述集成电路布图设计，也称为集成电路设计，是指通过计算机辅助设计软件，将电路设计在半导体芯片上的一种方法。
定义集成电路布图设计具有高集成度、高可靠性、高性价比、低功耗等特点，是现代电子信息产业的基础。
特点定义与特点1集成电路布图设计的基本要素23根据功能需求，进行电路逻辑设计，确定各个元件之间的连接关系。
电路设计将电路设计转化为实际芯片版图，需要考虑芯片制造工艺和制程参数。
版图设计通过物理验证工具，对版图进行功能和性能验证，确保版图满足设计要求。
物理验证03促进产业发展集成电路布图设计的发展，促进了半导体产业的发展和壮大，推动了电子信息产业的进步。
集成电路布图设计的意义与作用01提高性能通过集成电路布图设计，可以将多个电子元件集成在一块芯片上，提高电路性能和可靠性。
02降低成本通过集成电路布图设计，可以减少电子设备的体积和成本，提高生产效率。
02集成电路布图设计的制作流程明确所设计集成电路的功能、性能和规格等要求，确定设计计划和方案。
明确设计目标选择合适的集成电路设计软件和工具，配置好所需的硬件和软件环境。
准备工具和环境熟悉所设计集成电路的相关规范、标准和工艺要求。
了解设计规范制作前的准备根据设计目标，选择合适的设计方案，包括芯片结构、功能模块、接口和信号等设计。
电路设计与仿真确定设计方案使用电路设计软件绘制集成电路的电路图。
电路图绘制利用电路仿真工具对所设计的电路进行模拟和调试，验证其功能和性能是否符合设计目标。
电路仿真与调试版图绘制使用布图设计软件，将电路图转化为集成电路版图。
选择工艺制程根据设计方案，选择合适的集成电路制造工艺制程。
版图验证与优化通过版图验证工具对版图进行检验、优化和修复错误。
CMOS版图设计技巧之一解读
集成电路版图设计
西南科技大学
实现源漏共用设计：晶体管有两 个端点A和V+，将它们在左边第一个栅的两边分 别标注。
NMOS版图
集成电路版图设计 西南科技大学
为了找到源漏共用的晶体管，建议把扩散区拆成 几段
集成电路版图设计
西南科技大学
改进：设法减小版图的面积。利用源漏共用，除去一些断 开点，试着连接V+端。 将第二个晶体管左右翻转。能达到的最好的结果：
集成电路版图设计
西南科技大学
二、棒状图（棍棒图）
如何才能容易的从电路图得到最有效的源漏共用版图
呢？——— 棒状图
棒状图的作用：
1、告诉器件的布局和连线关系，之后的工作是用实
际的器件和连线替代棒状图。
2、层之间的连接由“×”决定。表示对氧化层进行刻
蚀
集成电路版图设计 西南科技大学
倒相器
以倒相器为例 在设计中，P型器件通常放在一个共用的N阱 中，N型器件也被放置在一个共用的P阱中。
西南科技大学
集成电路版图设计
主讲 李斌
E_mail:bin_lichina@
信息类专业课程
集成电路版图设计 西南科技大学
内容
一、紧凑型版图 二、棒状图 三、CMOS主从触发器棍棒图的画法
集成电路版图设计
西南科技大学
一、紧凑型版图
经验法则：通过小的、易于理解的功能模块构造大 的设计。 设计目标是使版图紧凑，在设计器件时应尽可能利 用矩形。
集成电路版图设计
西南科技大学
MOS晶体管
1、用一条水平的棒状图形来表示P型扩散区并使其位于图的顶部， 以另一条水平的棒状图形表示N型扩散区并使其位于图的底部。 2、在棒状图中，多晶硅、扩散区以及连线都可以用一条简单的线 来表示 3、多晶硅与扩散区交叉的时候表示一个晶体管。通常棒状图中， 将p型器件放置在顶部，n型器件放置在底部。以“x”表示器 件接触点连接的位置。一两条平行的竖线表示扩散区断开点 的位置。
集成电路版图设计(反向提取与正向设计)
集成电路设计综合实验报告班级：微电子学1201班姓名：学号：日期：2016年元月13日一.实验目的1、培养从版图提取电路的能力2、学习版图设计的方法和技巧3、复习和巩固基本的数字单元电路设计4、学习并掌握集成电路设计流程二.实验内容1. 反向提取给定电路模块（如下图所示），要求画出电路原理图，分析出其所完成的逻辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。
2. 设计一个CMOS结构的二选一选择器。
（1）根据二选一选择器功能，分析其逻辑关系。
（2）根据其逻辑关系，构建CMOS结构的电路图。
（3）利用EDA工具画出其相应版图。
（4）利用几何设计规则文件进行在线DRC验证并修改版图。
三.实验原理1. 反向提取给定电路模块方法一:直接将版图整体提取（如下图）。
其缺点：过程繁杂,所提取的电路不够直观,不易很快分析出其电路原理及实现功能。
直接提取的整体电路结构图方法二：将版图作模块化提取，所提取的各个模块再生成symbol，最后将symbol按版图连接方式组合成完整电路结构（如下图）。
其优点：使电路结构更简洁直观、结构严谨、层次清晰，更易于分析其原理及所实现的功能。
CMOS反相器模块CMOS反相器的symbolCMOS传输门模块 CMOS传输门的symbolCMOS三态门模块 CMOS三态门的symbolCMOS与非门模块 CMOS与非门的symbol各模块symbol按版图连接方式组合而成的整体电路经分析可知，其为一个带使能端的D锁存器，逻辑功能如下:①当A=1，CP=0时，Q=D，Q—=D—；②当A=1，CP=1时，Q、Q—保持；③当A=0，Q=0，Q—=1。
2.CMOS结构的二选一选择器二选一选择器（mux2）的电路如图所示，它的逻辑功能是：①当sel=1时，选择输入A通过，Y=A；②当sel=0时，选择输入B通过，Y=B。
二选一选择器（mux2）由三个与非门（nand）和一个反相器（inv）构成(利用实验1 的与非门和反相器symbol即可)。
集成电路版图设计技巧分析与研究
集成电路版图设计技巧分析与研究作者：杨志磊来源：《科学与财富》2018年第23期摘要：文章以提高集成电路版图设计能力与效率为目的，首先介绍了版图设计的根本原则以及设计方法存在的优缺点，其次阐述了集成电路版图设计流程，并且着重分析了设计技巧，重点在于如何更加高效的完成集成电路版图设计，为后续版图数据tape-out奠定基础。
关键词：集成电路版图；版图设计；设计技巧信息技术的发展推动了集成电路设计水平的提升，由于芯片面积和工艺尺寸的不断减小，使集成电路版图设计技巧方面面临非常严格的要求。
设计人员必须要对电路形式、参数设置以及应用场景等进行充分考虑，才能够满足设计需求。
但是版图工程师在进行集成电路版图设计的过程中，经常会面临一些问题，影响芯片的功能与性能。
为了保证集成电路版图设计的正确性和准确性，文章重点围绕设计技巧展开论述。
1 版图设计根本原则作为电路的设计人员，必须保证电路设计环节的紧凑型，以更快的效率完成产品设计。
版图设计主要涉及到几种不同的设计方式：如果以自动化程度为依据，版图设计分为人工设计、自动布局布线两种；如果以布局模块限制为依据，版图设计有全定制、半定制这两种类型[1]。
通常正式开始版图设计前，设计人员必须了解所使用的工艺文件及设计规则，将其作为设计的参考依据。
明确设计规则期间，要对掩膜对准以及非线性等因素进行全面考虑。
设计规则规定了各种图形所要满足的要求，然而各个企业所使用的工艺及设计规则存在很大差异，因此要解决这一问题，需要应用高级CAD工具，兼容各种工艺，便于设计版图。
自然其中也存在一些缺点，比如线性度的应用范围受限等，这些都对集成电路版图设计造成限制。
2 集成电路版图设计技巧2.1 整体规划设计针对集成电路版图设计，其中最为重要的就是整体设计（即top设计），直接关系到所有block所在位置以及布局布线。
整体布局设计方法和成型电路图相似度非常高，按照模块面积进行适当的调整，将其进行有效拼凑。
Cadnece版图设计技巧总结
Cadnece版图设计技巧总结Cadence 版图设计技巧总结在集成电路设计领域，Cadence 版图设计是至关重要的环节。
它不仅关系到芯片的性能、功耗和可靠性，还直接影响到芯片的制造成本和生产周期。
对于版图设计师来说，掌握一些实用的技巧能够显著提高设计效率和质量。
接下来，就让我们一起深入探讨 Cadence 版图设计中的那些关键技巧。
一、布局规划良好的布局规划是成功版图设计的基础。
在开始设计之前，需要对整个芯片的功能模块进行合理划分，并确定它们之间的连接关系。
这有助于减少布线长度，降低寄生电容和电阻，从而提高芯片的性能。
首先，要考虑电源和地的分布。
电源和地网络应该尽可能地均匀分布，以减少电压降和噪声。
可以采用多层金属来构建电源和地的平面，以提供低阻抗的路径。
其次，对于高速信号线路，要尽量缩短其走线长度，并避免穿越其他信号密集区域。
同时，要注意信号之间的隔离，以防止串扰。
另外，在布局时还要预留足够的空间用于放置 ESD（静电放电）保护器件、测试结构和封装引脚等。
二、器件匹配在模拟和混合信号电路中，器件的匹配性对性能有着重要影响。
为了实现良好的匹配，需要遵循一些原则。
首先，将需要匹配的器件放置在相邻位置，并采用相同的方向。
这样可以减少由于工艺偏差引起的不匹配。
其次，对于对称的电路结构，要保持布局的对称性。
例如，差分放大器的两个晶体管应该具有相同的环境和布局。
此外，在布线时，要确保匹配器件的连线长度和宽度相同，并且走在相同的层次上。
三、布线策略布线是版图设计中的关键步骤之一。
合理的布线策略可以减少信号延迟、串扰和功耗。
对于电源线和地线，要使用较宽的金属线来降低电阻。
同时，要避免出现锐角和狭窄的通道，以防止电流集中和电迁移现象。
对于信号线，要根据信号的频率和特性选择合适的布线层次。
高频信号通常需要走在顶层金属层，以减少寄生电容。
在布线过程中，要注意控制走线的阻抗，以保证信号的完整性。
另外，要合理设置过孔的数量和位置。
集成电路版图基础-CMOS版图篇01
沟道长度 L 电流方向
设计中，常以宽度和长度值的比例式即宽 长比（W/L）表示器件尺寸。 例：假设一MOS管，尺寸参数为20/5。则 在版图上应如何标注其尺寸。
20/5
3、图形绘制
英特尔65纳米双核处理器的扫描电镜(SEM)截面图
常用图层 版图图层名称 Nwell Active Pselect Nselect Poly cc Metal1 Metal2 Via 含义 N阱 有源扩散区 P型注入掩膜 N型注入掩膜 多晶硅 引线孔 第一层金属 第二层金属 通孔
“混合棒状图”法：
矩形代表有源区(宽度不限)； 实线代表金属； 虚线代表多晶硅；
“×”代表引线孔。其它层次不画,
通常靠近电源vdd的是P管，靠近地线gnd 的是N管。
反相器棒状图
电路图-棒状图-版图
a
b
练习
三输入与非门、或非门棒状图
注意：
不同软件对图层名称定义不同； 严格区分图层作用。
版图图层名称 cc（或cont） Via
含义 引线孔（连接金属与多晶硅 或有源区） 通孔（连接第一和第二层金 属）
MOS器件版图图层 ——PMOS
N阱——NWELL P型注入掩模——PSELECT 有源扩散区——ACTIVE 多晶硅栅——POLY 引线孔——CC 金属一——METAL1 通孔一——VIA 金属二——METAL2
MOS器件版图图层 ——NMOS
N型注入掩模——NSELECT 有源扩散区——ACTIVE 多晶硅栅——POLY 引线孔——CC 金属一——METAL1 通孔一——VIA 金属二——METAL2
集成电路原理-MOS集成电路的版图设计
1.08(ns)
整理课件
0.0330.001
2、导电层的选择
（1）VDD、VSS尽可能选用金属导电层，并适当增加连线宽 度，只有在连线交叉“过桥”时，才考虑其他导电层。 （2）多晶硅不宜用作长连线，一般也不用于VDD、VSS电源 布线。 （3）通常应使晶体管等效电阻远大于连线电阻，以避免出 现电压的“分压”现象，影响电路正常工作。
若要形成耗尽型NMOS器件，只需在第（5）、（6）步之间加 一道掩模版，进行沟道区离子注入。
NMOS工艺流程的实质性概括： P型掺杂的单晶硅片上生长一层厚SiO2。 MK1—刻出有源区或其他扩散区（薄氧化版/扩散版）。 MK2—形成耗尽型器件时，刻出离子注入区。 MK3—刻多晶硅图形（栅、多晶硅连线）。
以多晶硅栅为掩模，进行D、S的自对准扩散。 MK4—刻接触孔。 MK5—反刻 Al。 MK6—刻钝化孔（压焊点窗口）
共用到6道掩模版 整理课件
3、硅栅CMOS工艺 （1）P阱CMOS工艺流程 • MK1—P阱版，确定P阱深扩散区域（阱注入剂量11013cm-2，
能量60KeV） • MK2—确定薄氧化区，即有源区。 • MK3—多晶硅版。 • MK4—P+版，和MK2一起确定所有的P+扩散区域 （一般为B注入，41014cm-221015cm-2，6080KeV）。 • MK5—N+版，确定所有的N+区域
（4）通过掩模版MASK对光刻胶曝光 正胶被 UV曝光的部分分解， 影被 掉显 。 负胶曝光部分聚合 ，硬 不化 被显影掉。
整理课件
（5）刻有源区。 掩模版掩蔽区域下未被曝光的光刻胶 被显影液洗掉；再将下面的SiO2用HF 刻蚀掉，露出硅片表面。
（6）淀积多晶硅 除净曝光区残留的光刻胶（丙酮）， 在整个硅片上生长一层高质量的SiO2 （约1000Å），即栅氧，然后再淀积 多晶硅（12m）。
北大集成电路版图设计课件_第9章集成电路版图设计实例
22
9.5静电保护电路设计实例
到电路
1.MOS管型静电保护
NMOS GND
P管与N管距离 要远，防闩锁
PAD
VCC
PMOS
23
9.5静电保护电路设计实例
2. 二极管型静电保护
到电路 衬底和 N+构成 的二极管
GND
二极管 标识层
PAD
VCC N阱中的 P+和N+ 构成的二 极管
24
9.5静电保护电路设计实例
8
1:8比例PNP管对称设计
43
9.7带隙基准源版图实例
寄生PNP双极型晶体管版图设计
虚拟管 虚拟管
1
虚拟管
虚拟管
4
1:4比例PNP管对称设计
44
9.7带隙基准源版图实例
寄生PNP双极型晶体管版图设计
1:4比例PNP管对称设计 1:8比例PNP晶体管版图
45
9.7带隙基准源版图实例
对称电阻版图设计
26
9.5静电保护电路设计实例
电源静电保护
栅电容
泄放管
GND
VCC
27
9.5静电保护电路设计实例
二级保护
VCC 二级保护 PAD 限流电阻 二级限流电阻
28
9.5静电保护电路设计实例
二级保护
至内部电路 VCC GND
二级限流电阻
一级保护
29
9.6运算放大器版图设计实例
原理图
VCC Q8 Q3 Q6
垂直走向MOS管结构 水平走向MOS管结构
6
9.2 数字版图设计实例
1.反相器-并联反相器的版图
直接并联
共用漏区
7
集成电路版图技巧总结
集成电路版图技巧总结1、对敏感线的处理对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。
因为走线上的信号必然会带来噪声，交错纠缠的走线会影响敏感线的信号。
对于要求比较高的敏感线，则需要做屏蔽。
具体的方法是，在它的上下左右都连金属线，这些线接地。
比如我用M3做敏感线，则上下用M2和M4重叠一层，左右用M3走，这些线均接地。
等于把它像电缆一样包起来。
2、匹配问题的解决电路中如果需要匹配，则要考虑对称性问题。
比如1：8的匹配，则可以做成33的矩阵，“1”的放在正中间，“8”的放在四周。
这样就是中心对称。
如果是2：5的匹配，则可以安排成AABABAA的矩阵。
需要匹配和对称的电路器件，摆放方向必须一致。
周围环境尽量一致。
3、噪声问题的处理噪声问题处理的最常用方法是在器件周围加保护环。
N mos管子做在衬底上因此周围的guardring是Pdiff，在版图上是一层PPLUS,上面加一层DIFF，用CONTACT连M1。
Pdiff接低电位。
Pmos管子做在NWELL里面因此周围的GUARDING是Ndiff，在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。
Ndiff接高电位。
在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。
电阻看类型而定，做在P衬底上的周围接PDIFF型guarding接地；做在NWELL里面的则周围接NDIFF型guarding接高电位。
各种器件，包括管子，电容，电感，电阻都要接体电位。
如果不是RF型的MOS管，则一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。
4、版图对称性当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。
常见的对称实现方式：一般的，画好一半，折到另一半去，复制实现两边的对称。
如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。
集成电路的版图设计
27
2. 微米设计规则，又称自由格式规则
——80年代中期，为适应VLSI MOS电路制造工 艺，发展了以微米为单位的绝对值表示的版图 规则。针对一些细节进行具体设计，灵活性大， 对电路性能的提高带来很大方便。适用于有经 验的设计师以及力求挖掘工艺潜能的场合。目 前一般的MOS IC研制和生产中，基本上采用这 类规则。其中每个被规定的尺寸之间没有必然 的比例关系。显然，在这种方法所规定的规则 中，对于一个设计级别，就要有一整套数字， 因而显得烦琐。但由于各尺寸可相对独立地选 择，所以可把尺寸定得合理。
7
版图设计图例
Poly Diff Al con
Vdd
P阱
T2 W/L=3/1 Vi Vo T1 W/L=1/1 Vi Vo
Vss
8
MOS集成电路的版图设计规则
基本的设计规则图解
9
10
11
12
13
14
15
p.333
16
17
18
19
20
21
22
MK1
23
24
25
26
3
poly-Si：取决于工艺上几何图形的分辨率。 Al:铝生长在最不平坦的二氧化硅上， 因此， 铝的宽度和间距都要大些，以免短路或断铝。 diff-poly：无关多晶硅与扩散区不能相互重叠， 否则将产生寄生电容或寄生晶体管。
Al Poly
diff
2
3
4
⑫ 接触孔： 孔的大小：22 diff、poly的包孔：1 孔间距：1
设计铝条时，希望铝条尽量短而宽。铝 条本身也要引入串连电阻，因此也需计算铝 条引入的串联电阻对线路的影响。铝条不能 相交，在不可避免的交叉线时，可让一条或 几条铝条通过多发射极管的发射极区间距或 发射区与基区间距，也可从电阻上穿过，但 不应跨过三次氧化层。 必须采用“磷桥” 穿接时，要计算“磷桥”引入的附加电阻对 电路特性的影响。一般不允许“磷桥”加在 地线上。但是在设计IC时应尽可能避免使用 扩散条穿接方式，因为扩散条不仅带来附加 电阻和寄生电容，同时还占据一定面积。 46
集成电路常用器件版图
（1）反相输出 I/O PAD
5.7 电源和地线版图
图7.33：电源和地线布局。 内部电路完全设计完毕后，最后开始布焊盘
的电源和地线。 VDD和VSS处于对角线位置，最外一圈是
VSS线，较里一圈是VDD线，输入输出PAD 位于它们之间。
容是最后设计的。 图7.22，“比例电容版图”：两个电容进行
匹配。将较小的电容放置中心位置，以保证 周围环境一致性。
5.4 二极管版图
集成电路中普遍存在二极管。 psub-nwell二极管：P型衬底和N阱之间存在
二极管。为了保证所有的二极管反偏，需要 将衬底接低电位，N阱接高电位。 Sp-nwell二极管：N阱和N阱中的P+扩散区形 成的二极管。
图7.35
5.9 静电保护
多数CMOS集成电路的输入端是直接接到栅上。而 悬浮的输入端很容易受到较高感应电位的影响。人 体的静电模型可以简化成对地的100 PF电容串联一 个1.5 kΩ的电阻，在干燥气氛下 可能在100 PF上 感应出较高的静电电位， 由于存储的能量与电位的 平方成正比，所以存储在人体等效电容中的能量很 大，约0.2毫焦耳。较高的静电电位和较高的能量会 引起CMOS电路的静电失效。
5.2 电阻常见版图画法
（1）离子注入电阻 采用离子注入方式对半导体掺杂而得到的电
阻。 可以精确控制掺杂浓度和深度，阻值容易控
制且精度很高。分为P+型和N+型电阻。 （2）多晶硅薄膜电阻 掺杂多晶硅薄膜电阻的放开电阻较大，是集
成电路中最常用到的一种电阻。
5.2 电阻常见版图画法
集成电路布图设计
2023-11-04CATALOGUE目录•集成电路布图设计概述•集成电路布图设计的基本要素•集成电路布图设计的技巧和方法•集成电路布图设计的工具与平台•集成电路布图设计的挑战与解决方案•集成电路布图设计的应用案例01集成电路布图设计概述集成电路布图设计是指将电子器件及其连接关系以几何图形的方式在集成电路芯片上分布并按照一定规则布局的技术方案。
定义集成电路布图设计具有高度复杂性、精密性和集成性，要求设计者具备深厚的电子设计自动化（EDA）工具使用技能和专业知识。
特点定义与特点物理设计根据逻辑电路设计，进行布局布线、信号完整性分析等物理设计，生成可制造的版图文件。
设计输入明确设计需求，提供功能描述和性能参数等设计输入信息。
逻辑设计将功能描述转化为逻辑电路，进行功能仿真和调试。
版图验证对版图文件进行功能和性能验证，确保设计与制造的一致性。
制造与测试将版图文件交由半导体制造厂进行芯片制造，并进行测试与验证。
合理的布图设计可以优化芯片的性能、速度和功耗等方面的表现。
提高芯片性能降低制造成本推动产业发展通过优化布图设计，可以提高芯片的可制造性和良品率，降低制造成本。
集成电路布图设计是半导体产业的核心技术之一，对于推动产业发展具有重要意义。
03020102集成电路布图设计的基本要素确定芯片的功能和性能参数，进行逻辑门级设计，实现功能描述到逻辑电路的转换。
逻辑设计进行芯片的物理布局和布线设计，包括信号完整性、电源完整性、时序等。
物理设计通过仿真工具对设计的电路进行功能和性能验证，确保设计的正确性。
仿真验证将电路设计转换为版图设计，需要考虑工艺、制程等因素对电路性能的影响。
抽象层次使用版图编辑工具进行版图的绘制和编辑，实现电路到版图的转换。
版图编辑对版图进行质量检查和验证，确保版图的正确性和可制造性。
版图验证检查版图设计是否符合制造工艺的要求，确保版图的可制造性。
设计规则检查（DRC）分析版图布局对电路性能的影响，以及各种寄生效应对电路性能的影响。
初探集成电路版图设计的技巧
做标记 ，检 查线路 短路 ，线路 开路与 结点 ，当检 查 出错误 之后 ， 可 以局 限在 最短 的通 路上 ，在检 查 中 ，要 知道 版图部 件 的类 型是否 符合 规 范要求 ，看 一看有 没有 断路 的地 方 ，有 的话 就 对照着 电路 原理 图进 行修 改 ，还要看 有 没有连 错线 的地 方 ， 直到修 改到与版 图和 电路 图完 全一样 就可 以。
关键 词 ：集成 电路 ；版 图设、 版 图设 计 方 法 与 规 则
电路设 计 者都 希望 电路设 计 能够 紧凑 ，是 一个 高效 率 的 成 品工艺 。在 版 图设计 中可 以分 类设 计 的几种 方法 ，按 自动 化程度 进 行划 分 ，可将 版 图设计 方法 分成 手工 设计 和 自动设 计 两类 ；如果 按照 布局 模块 的 限制来 划分 ，可 以划 分 为全定 制与 半定 制 两类 …，在 大多 数情 况 下 ，或者 在设 计 之前 ，应 该 去 生产 厂 的设 计 规则 ，并 为设 计 的过程 参考 。一 般在 确定 设 计规 则 的时候 ，应该要 考虑掩 膜对 准 ，非 线性 等等 。
２．１全 局 规 划设 计 。对 集成 电路版 图进行 设计 的时 候 ， 全 局 的设计 是个 关键 ，全 局设 计这 个环 节决 定 了元件 的位 置 和分 布 的方式 ，一 般讲 ，要 按照模 块 的面积进 行划分 与调整 ， 使 其结 合在 一起 ，并 且在 全 局设计 中应 该要 注意设 计 的 分布 是 否合 理 ，减少 使用 的 面积 与芯 片 的成 本 问题 ，并且 要 能够 方便 于 电路 的测试 。在 布局 时 ，应 该 布局 之前 的准 备 ，布局 时应 该 注意 的方 面 ，到最 后节 省 面积 的途径 有 ，电源 线下 面 可 以有 器件 ，节 省 面积 ，数字 电路 版 图主要 是 节省 面积 ，减 小 面 积 。
集成电路版图设计技术
2021/6/26
5
二、布图规划和布局
• 布图规划是根据模块包含的器件数估计其面
积，再根据该模块和其它模块的连接关系以及 上一层模块或芯片的形状估计该模块的形状和 相对位置。其优化目标是：电路性能，包括时 延，噪声、串扰等，同时考虑P/G、Clock、Bus、 Interconnect的可布性。布图规划中的模块为软 模块。
VLSI版图是一组有规则的由若干层平 面几何图形元素组成的集合。
2021/6/26
10
2021/6/26
11
2021/6/26
12
串联
2021/6/26
13
2021/6/26
14
并联
2021/6/26
15
2021/6/26
16
第四节 版图设计规则
一、设计规则的内容与作用
• 设计规则是集成电路设计与制造的桥梁。 如何向电路设计及版图设计工程师精确说
3
在整个设计过程中，设计者可以通过显示，观察任 意层次版图的局部和全貌；可以通过键盘、数字化 仪或光笔进行设计操作；可以通过画图机得到所要 绘制的版图图形。利用计算机辅助设计，可以降低 设计费用和缩短设计周期。
3、自动化设计
在版图自动设计系统的数据库中，存有单元的电路 图、电路性能参数及版图。在版图设计时，只要将 设计的电路图（Netlist）输入到自动设计系统中， 再输入版图的设计规则和电路的性能要求，自动设 计工具可以进行自动布局设计、自动布线设计并根 据设计要求进行设计优化，最终输出版图。
集成电路版图设计的技巧
（2）Electrical Rules Checker 检 查 线 路 短 路 ， 线 路 开 路 和 floating 结点。 ERC 检查到短路错误后，将 错 误 提 示 局 限 在 最 短 的连接通路上。
目前大部分 IC 公司采用的是 UNIX 系统， 使用版本是 Sun Solaris。
版 图 设 计 软 件 通 常 为 Cadence ， 它 是 一 个 大 型 的 EDA 软 件，它几乎可以完成电子设计 的 方 方 面 面 ，包 括 ASIC 设 计 、FPGA 设计和 PCB 设计。 软件操作界面人性化，使用方便，安全可 靠，但价格较昂贵。 3、版图设计过程 3．1 画版图之前，应与 IC 工程师建立良好沟通
集成电路设计的流程：系统设计、逻辑设计、电路设计（包 括：布局 布线 验证）、版图设计版图后仿真（ 加上寄生负载后检 查设计是否能够正常工作）。
集成电路版图设计是集成电路从电路拓扑到电路芯片的一 个重要的设计过程， 它需要设计者具有电路及电子元件的工作 原理与工艺制造方面的基础知识， 还需要设计者熟练运用绘图 软件对电路进行合理的布局规划，设计出最大程度体现高性能、 低功耗、低成本、能实际可靠工作的芯片版图。 集成电路版图设 计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频 集成电路等的版图设计。 2、软件介绍
完毕后的版图如下图 4 所示：
（3） 画 nmos 的版图
绘 制 nmos 管 的 步 骤 同 pmos 管 基 本 相 同 （新 建 一 个 名 为
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
连接。 具体步骤是： 1）在两 mos 管之间画一个 0.6 乘 0.6 的 contact 2）在这个 contact 上覆盖 poly，过覆盖 0.3u 3）在这个 contact 的 左 边 画 一 个 0.6 乘 0.6 的 via，然 后 在 其
上覆盖 metal2（dg），过覆盖 0.3u 4）用 metal1 连接 via 和 contact，过覆盖为 0.3u ③输 出 ：先 将 两 版 图 右 边 的 metal1 连 起 来 （任 意 延 长 一 个
目前大部分 IC 公司采用的是 UNIX 系统， 使用版本是 Sun Solaris。
版 图 设 计 软 件 通 常 为 Cadence ， 它 是 一 个 大 型 的 EDA 软 件，它几乎可以完成电子设计 的 方 方 面 面 ，包 括 ASIC 设 计 、FPGA 设计和 PCB 设计。 软件操作界面人性化，使用方便，安全可 靠，但价格较昂贵。 3、版图设计过程 3．1 画版图之前，应与 IC 工程师建立良好沟通
完毕后的版图如下图 4 所示：
（3） 画 nmos 的版图
绘 制 nmos 管 的 步 骤 同 pmos 管 基 本 相 同 （新 建 一 个 名 为
nmos 的 cell）。 只是某些参数变化一下。
（4）完 成 整 个 非 门 的 绘 制 及 绘 制 输 入 、输 出
① 新建一个 cell （inv）。 将 上 面 完 成 的 两 个 版 图 拷 贝 到 其
186
福建电脑
2009 年第 4 期
集成电路版图设计的技巧
吴冬燕
( 苏州工业职业技术学院 电子工程系 江苏 苏州 215104 )
【摘 要】： 集成电路版图设计是把设计思想转化为设计图纸的过程，包括数字电路和模拟电路设计。 本文针对数字电 路，论述了版图设计过程，验证方法，以及如何通过合理的布局规划，设计出高性能、低功耗、低成本、能实际可靠工作的芯片 版图。
图 5 非门的版图 结束语：
随着中国 IC 设计公司的急速增加，国外著名的半导体公司 也把研发部门相继落户中国，对 IC 设计人才需求非常广泛。 IC LAYOUT 这一方面对于人才的需求也同样紧缺， 更多的经验还 是需要通过实践才能获得。
参考文献： 1.李伟华. VLSI 设计基础 . 北京：电子工业出版社. 2002.10 28-33 2.（加）Dan Clein. CMOS 集成电路版图-概念、方 法 、与 工 具. 北 京 ： 电子工业出版社 2006（3）：2-4 58-60 3.林明祥. 集成电路制造工艺 北京：机械工业出版社. 2005.9： 2-3 4.（美 ） Christopher Saint/Judy Saint . 集 成 电 路 掩 模 设 计- 基 础 版 图 技 术.北京： 清华大学出版社 2006 第二版 ：7-16
图3
图 4 pmos 版图
（2） 布线
pmos 管必须连接到输入信号源和电源上，因此 我 们 必 须 在
原图基础上布金属线。
①首先要完成有源区（源区和漏区）的连接。 在源区和漏区
上 用 contact（dg）层 分 别 画 三 个 矩 形 ，尺 寸 为 0.6 乘 0.6。 注 意 ：
contact 间距为 1.5u。 用 metal1（dg）层画两个矩形，他们分别覆盖
【关键词】： 集成电路 版图设计软件 数字电路版图设计
0、引言 集成电路设计是指根据电路功能和性能的要求， 在正确选
择系统配置、电路形式、器件结构、工艺方案和设计规则的情况 下，尽量减小芯片面积，降低设计成本，缩短设计周期，以保证全 局优化，设计出满足要求的集成电路。 集成电路版图设计是集成 电路设计的后端工作，所以通常将 IC LAYOUT 工程师称之为后 端工程师。 1、集成电路版图设计
源区和漏区上的 contact，覆盖长度为 0.3u。
②.为 完 成 衬 底 连 接 ，我 们 必 须 在 衬 底 的 有 源 区 中 间 添 加 一
个 contact。 这个 contact 每边都被 active 覆盖 0.3u。 画用于电源
的金属连线，宽度为 3u。 将其放置在 pmos 版图的最上方。 布线
3．2 全局设计：这个布局图应该和功能框图或电路图大体一 致,然后根据模块的面积大小进行调整。 布局设计的另一个重要 的任务是焊盘的布局。 焊盘的安排要便于内部信号的连接，要尽 量节省芯片面积以减少制作成本。 焊盘的布局还应该便于测试， 特别是晶上测试。
3．3 分 层 设 计 ：按 照 电 路 功 能 划 分 整 个 电 路 ，对 每 个 功 能 块 进行再划分，每一个模块对应一个单元。 从最小模块开始到完成 整个电路的版图设计，设计者需要建立多个单元。 这一步就是自 上向下的设计。 3．4 版图的检查：
3．6 寄 生 与 仿 真 ：在 实 际 电 路 的 制 作 过 程 中 ，会 产 生 寄 生 参 数，它们分别为：寄生电容、寄生电感和寄生电阻。
3．7 版 图 完 成 ：后 端 数 据 接 口 处 理 ，确 认 芯 片 版 图 的 设 计 和 尺 寸 ，落 实 相 关 Foundry 的 流 片 计 划 ，确 认 设 计 数 据 （GDSII 文 件）大小。 4、布局时注意事项
mAnimationState->addTime(evt.timeSinceLastFrame);//时间步长 return ExampleFrameListener::frameStarted(evt);
4、总结 本文的以弹簧系ቤተ መጻሕፍቲ ባይዱ的实现为例, 着重讨论了变形动画的原
理和利用 OGRE 具体实施变形动画的过程和关键技术。 首先通 过 3DMAX 三维建模和帧动画的 创 建 ， 完 成 了 三 维 对 象 的 几 何 数据描述和变形过程中顶点数据的记录和存储，之后通过 OFUSION 插件将模型输出并动画内涵于几何模型之中，减小了控制 对象的复杂性。 充分利用 OGRE 提供帧动画的控制接口,使得开 发者可以专注 于 具 体 应 用 程 序 的 逻 辑 分 析 ，再 加 上 ogre 引 擎 的 开放性，修改并继承必要的类完成了弹簧变形系统的开发，其效 果如图 2 所示。
4．3 节 省 面 积 的 途 径 ：电 源 线 下 面 可 以 画 有 器 件.节 省 面 积. 数字电路版图主要是要节省面积，减小面积。 5、非门的版图设计
（1） 画 pmos 的版图（新建一个名为 pmos 的 cell） ① 画出有源区 在 LSW 中，点击 active（dg），注意这时 LSW 顶部显示 active 字样，说明 active 层为当前所选层次。 然后点击 icon menu 中的 rectangle icon，在 vituoso editing 窗口中画一个宽为 3.6u，长为 6u 的矩形。 这里我们为了定标，必须得用到标尺。 点击 misc/ruler 即 可得到。 清除标尺点击 misc/clear ruler。 ② 画栅 在 LSW 中 ，点 击 poly（dg），与 有 源 区 的 位 置 关 系 如 图 1 所 示：
（1）Design Rules Checker 运行 DRC，DRC 有 识 别 能 力 ，能 够进行复杂的识别工作，在生成最终送交的图形之前进行检查。 程序就按照规则检查文件运行，发现错误时，会在错误的地方做 出标记，并且做出解释。
（2）Electrical Rules Checker 检 查 线 路 短 路 ， 线 路 开 路 和 floating 结点。 ERC 检查到短路错误后，将 错 误 提 示 局 限 在 最 短 的连接通路上。
的 metal1，与另一个相交）。 然后在其上放置一个 via，接着在 via 上放置 metal2。
（5）作 标 签 ①在 LSW 中选择层次 text（d3），点击 create/label，在弹出窗 口中的 label name 中填入 vdd！ 并将它放置在版图中相应的位置 上。 ②按同样的方法创制 gnd！、A 和 Out 的标签。完成后整个的 版图 6 如下：
在画版图之前，应该向电路设计者了解 PAD 摆放的顺序及 位置，了解版图的最终面积是多少。 在电路当中，哪些功能块之 间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片 的电源线和地线一共有几组， 每组之间各自是如何分布在版图 上 的 ？ IC 工 程 师 要 求 的 工 作 进 度 与 自 己 预 估 的 进 度 有 哪 些 出 入？
(3）Layout Versus Schematic LVS 比 较 IC 版 图 和 原 理 图 ， 报告版图连接和原理图的不一致， 并进行修改直到版图和电路 图完全一致。
3．5 版 图 修 改 ：Label 是 否 正 确 ，label 所 选 的 layer 是 否 正 确； Power & Ground 连接得有没有问题； 得到的 files 是 否 确 实 可靠， 检查 netlist 中器件类型的命名是否符合规范； 认真研究 design rule，做好 DRC 改错。 看给出的报告，有没有 offgird；结点 多不多，多的话就有断路的地方，少的话就有短路的地方；对照 原理图，看有没有连错线。
图1
图2
2009 年第 4 期
福建电脑
187
③ 画整个 pmos 为了表明画的是 pmos 管，必须在刚才图形的基础上添加一 个 pselect 层，这一层将覆盖整个有源区 0.6u。 接着，还要在整个 管子外围画上 nwell，它覆盖有源区 1.8u。 如图 2 所示： ④.衬 底 连 接 pmos 的衬底（nwell）必须连接到 vdd。 首先 ，画 一 个 1.2u 乘 1.2u 的 active 矩形； 然后在这个矩形的边上包围一层 nselect 层 （覆盖 active0。 6u）。 最后将 nwell 的矩形拉长，完成后如图 3 所 示：
!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!