数字锁相环介绍

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数字锁相环

数字锁相环
第7章 数字锁相环
第7章 数字锁相环
第1节 全数字环概述 第2节 位同步数字环实例 第3节 ZC1—DPLL的原理与性能 第4节 单片集成全数字锁相环
《锁相技术》
第7章 数字锁相环
第1节 全数字环概述
一、一般构成与分类 全数字环一般组成如图7-1所示。 它由数字鉴相器、 数字滤波器与数字压控振荡器(DCO)三个数字电路部 件组成。其中数字鉴相器有多种样式,样式不同对环 路性能有很大影响。
《锁相技术》
第7章 数字锁相环
3.过零检测式数字锁相环(ZC-DPLL)环路用本地受 控时钟脉冲对输入信号的过零点抽样,非零的实际抽 样值大小就反映着相位误差,用该相位误差来调节本 地时钟信号的相位。
4.超前滞后型数字锁相环(LL-DPLL)这种锁相环的 鉴相器将逐周地比较输入信号与本地时钟信号的相位, 根据相位的超前或滞后输出相应的超前或滞后脉冲, 用变换成加脉冲或减脉冲,对应地调节本地时钟相位。
(7-3)
《锁相技术》
第7章 数字锁相环
第7章 数字锁相环
《锁相技术》
图7-2 触发器型鉴相器
第7章 数字锁相环
(2) 奈奎斯特速率抽样鉴相器。该型鉴相器组成如 图7-3所示。模数变换器(A/D)的抽样率按带通信号的取 样定理选择,以使取样后信号含有充分的输入信号相 位信息。
《锁相技术》
第7章 数字锁相环
《锁相技术》
图7-3 奈奎斯特速率抽样鉴相器
《锁相技术》
第7章 数字锁相环
《锁相技术》
图7-1 数字锁相环一般组成
第7章 数字锁相环
1. 触发器型数字锁相环(FF—DPLL)该环路利用一双 稳态触发器作数字鉴相器,其状态分别受输入信号与本 地受控时钟信号的正向过零点触发,产生的置位与复位脉 冲状态变化之间间隔就反映着两信号之间相位误差。

全数字锁相环设计研究

全数字锁相环设计研究

一、引言数字锁相环(DPLL)是一种相位反馈控制系统。

DPLL通常有三个组成模块:数字鉴相器(DPD)、数字环路滤波器(DLF)、数控振荡器(DCO)。

本文采用超前-滞后型数字锁相环(LL-DPLL)的设计方案,在LL-DPLL中,DLF用双向计数逻辑和比较逻辑实现,DCO采用加扣脉冲式数控振荡器。

这样设计出来的DPLL 具有结构简洁明快,参数调节方便,工作稳定可靠的优点。

二、数字锁相环的分类1.过零型数字锁相环路这种数字锁相环路采用过零采样数字鉴相器,即本地估算信号在输入信号的过零点上采样后进行A/D变换,得到数字相位误差信号输出。

2.触发器型数字锁相环路这类全数字锁相环路使用的数字鉴相器是触发器型数字鉴相器。

其特点是利用输入信号和本地估算信号的正向过零点对触发器进行触发,在触发器的置“ 0”和置“ 1” 的时间间隔内,得到相位误差信号。

置“ 0”和置“ 1”的时间间隔宽度就表征了输入信号和本地估算信号之间的相位误差大小。

3.超前-滞后型数字锁相环路这种数字锁相环路采用的鉴相器是超前-滞后型数字鉴相器。

超前-滞后型数字鉴相器在每一个周期内得到输入信号的相位比本地估算信号相位超前或滞后的信息。

因此,这种鉴相器的相位误差输出只有超前或滞后两种状态。

然后将误差相位的超前或滞后信息送到序列滤波器,产生对DCO的“ 加” 或“ 扣” 脉冲控制指令去改变DCO的时钟周期,使本地估算信号的相位输入信号相位靠拢。

4.奈奎斯特速率采样型数字锁相环路在这种数字锁相环路中,对输入信号的采样按照奈奎斯特速率进行。

也就是说,对输入信号进行A/D变换的采样频率必须按照奈奎斯特速率进行,以使输入信号能够依据奈奎斯特取样定理再现。

A/D变换后的输入信号与本地估算信号进行数字相乘,得到需要的相位误差数字信号,以完成鉴相功能。

三、系统设计本设计是基于直接数字频率合成器(Direct Digital Synthesizer)原理的信号发生器,用硬件描述语言Verilog来编程,用Altera公司的开发平台QUARTUSⅡ6.0来仿真,最后下载到StratixⅡ系列的EP2S60器件中进行验证。

锁相环

锁相环

锁相环(PLL)讲义1、相环的分类锁相环可分为模拟锁相环和数字锁相环。

本篇主要介绍3种锁相环器件:模拟:低频LM567(NE567)、高频NE564数字:CD4046此外,由于模拟锁相环与数字锁相环在原理上的区别不是很大,因此我们以数字锁相环为主来论述锁相环的基本原理。

2、锁相环的基本原理锁相的意义是相位同步的自动控制,能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环,简称PLL。

它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。

锁相环主要由相位比较器(PC)、压控振荡器(VCO)、低通滤波器三部分组成,如图2.1所示。

图 2.1锁相环的基本原理压控振荡器的输出Uo接至相位比较器的一个输入端,其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。

施加于相位比较器另一个输入端的外部输入信号Ui 与来自压控振荡器的输出信号Uo相比较,比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差,经过低通滤波器滤除高频分量后,得到一个平均值电压Ud。

这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化,直至VCO输出频率和输入信号频率获得一致。

这时两个信号的频率相同,两相位差保持恒定(即同步)称作相位锁定。

当锁相环入锁时,它还具有“捕捉”信号的能力,VCO可在某一范围内自动跟踪输入信号的变化,如果输入信号频率在锁相环的捕捉范围内发生变化,锁相环能捕捉到输人信号频率,并强迫VCO锁定在这个频率上。

锁相环应用非常灵活,如果输入信号频率f1不等于VCO输出信号频率f2,而要求两者保持一定的关系,例如比例关系或差值关系,则可以在外部加入一个运算器,以满足不同工作的需要。

鉴相器是相位比较装置,它比较输入信号和压控振荡器输出信号的相位,输出反映了输入参考信号与VCO输出信号之间的相位差信息。

模拟锁相环输出两信号相位差的误差电压,数字鉴相器输出两信号相位差的脉冲信号。

环路滤波器是一个低通滤波器,它滤除相差信号中的高频成分和噪声后,得到压控电压,以保证环路所要求的性能,增加环路的稳定性。

数字锁相环基础知识

数字锁相环基础知识

数字锁相环基础知识数字锁相环(Digital Phase-Locked Loop,简称DPLL)是一种广泛应用于通信系统、数字信号处理和时钟同步等领域的数字电路技术。

它通过对输入信号进行数字化处理,实现锁定输入信号的相位和频率,从而实现信号的同步和解调。

数字锁相环的基本原理是将输入信号与本地参考信号进行比较,通过调整本地参考信号的相位和频率,使得输入信号与本地参考信号保持同步。

为了实现这一目标,数字锁相环通常由相位检测器、数字控制环路滤波器、数字控制振荡器和数字控制频率合成器等组成。

相位检测器负责测量输入信号和本地参考信号之间的相位差。

常见的相位检测器有边沿检测器和乘法器相位检测器等。

边沿检测器通过测量输入信号和本地参考信号之间的边沿时间差来计算相位差;乘法器相位检测器通过将输入信号和本地参考信号相乘,得到一个与相位差成正比的输出。

接着,数字控制环路滤波器对相位差进行滤波处理,以获得平滑的控制信号。

常见的数字控制环路滤波器有积分环路滤波器和二阶锁相环滤波器等。

积分环路滤波器通过积分相位差来获得控制信号;二阶锁相环滤波器通过对相位差进行二阶滤波,提高了系统的稳定性和抗干扰能力。

然后,数字控制振荡器根据控制信号调整本地参考信号的相位和频率。

数字控制振荡器通常由数字控制调节器和数字控制振荡器组成。

数字控制调节器根据控制信号调节数字控制振荡器的频率,从而实现对本地参考信号频率的精确控制。

数字控制频率合成器根据数字控制振荡器的输出信号生成输出信号。

数字控制频率合成器通常由数字控制振荡器和数字控制调制器组成。

数字控制振荡器通过输出参考信号的频率来控制数字控制调制器的频率,从而实现对输出信号频率的精确合成。

数字锁相环具有很多优点。

首先,它可以实现高精度的相位和频率锁定,对于要求高精度同步的应用非常有用。

其次,数字锁相环具有较高的稳定性和抗干扰能力,可以有效抑制噪声和干扰信号。

此外,数字锁相环还具有灵活性强、可编程性好等特点,可以根据不同的应用需求进行灵活配置和调整。

第7章数字锁相环

第7章数字锁相环
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图7-11 数字环路滤波器一般形式
第7章 数字锁相环
3. 数字压控振荡器(DCO)数字压控振荡器的基本组 成如图7-13所示。它由频率稳定的信号钟、计数器与 比较器组成,其输出是一取样脉冲序列,脉冲周期受数字 环路滤波器送来的校正电压控制。前一个取样时刻的 校正电压将改变下一个取样时刻的脉冲时间的位置。 DCO在环路中又被称为本地受控时钟或本地参考时钟 信号。
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图7-2 触发器型鉴相器
第7章 数字锁相环
(2) 奈奎斯特速率抽样鉴相器。该型鉴相器组成如 图7-3所示。模数变换器(A/D)的抽样率按带通信号的取 样定理选择,以使取样后信号含有充分的输入信号相 位信息。
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图7-3 奈奎斯特速率抽样鉴相器
图7-15 超前—滞后数字锁相环基本组成 《锁相技术》
第7章 数字锁相环
一、电路组成与说明 电路实例是数字通信中常用的一种简单的超前—滞 后位同步环路,未用序列滤波器,电路组成如图7-16所示。
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图7-16 位同步数字环组成电路
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二、环路位同步原理 图7-18为图7-16方案内各点的波形图,这里为分析 简便,以均匀变换的数字脉冲序列作为输入信号,它与随 机的数字脉冲序列作用下环路取得位同步的原理是一 样的。
《锁相技术》
第7章 数字锁相环
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图7-7 简单二元鉴相器
第7章 数字锁相环
图 7-8 上 的 中 相 积 分 — 抽 样 — 清 除 电 路 是 用 来 判 断 DCO输出与码元转换边沿之间相位关系的。例如,中相 积分区间跨在从正到负的两个码元之间,而积分结果为 正,说明DCO时钟超前;积分结果为负,说明DCO时钟滞 后;积分结果为零,相位准确对准。

《数字锁相环》PPT课件

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1所示,它由A/D、数字计算器和D/A三部分组成。
图7-11 数字环路滤波器一般形式

3. 数字压控振荡器(DCO)数字压控振荡器的基本组成如图7-13所示。它由频
率稳定的信号钟、计数器与比较器组成,其输出是一取样脉冲序列,脉冲周期受数字
环路滤波器送来的校正电压控制。前一个取样时刻的校正电压将改变下一个取样
时刻的脉冲时间的位置。DCO在环路中又被称为本地受控时钟或本地参考时钟信
号。
图7-12 数字环路滤波器的模拟实现形 式
图7-13 数字压控振荡器的基本组成方 案

数字压控振荡器的含义可用数学式子表示。对于第k个取样周期Tk,有

式中T0/N为DCO周期相对于中心周期To变化的最小单位。当无控制时,y k-1=0

若要设计一个受350MHz时钟控制的DCO,而为得到小于7.5°的环路量化相差,
输入信号最高工作频率fo应按下式计算:
2 360o fo 7.5o
N
fc
fo
7.5o 360o
fc
7.5o 360o
350
7.29MHz
第2节 位同步数字环实例

上述四种类型数字锁相环都可实现FM解调、位同步提取等功能。对于位同步提

二、环路位同步原理

图7-18为图7-16方案内各点的波形图,这里为分析简便,以均匀变换的数字脉
很大影响。
图7-1 数字锁相环一般组 成

1. 触发器型数字锁相环(FF—DPLL)该环路利用一双稳态触发器作数字鉴相器,
其状态分别受输入信号与本地受控时钟信号的正向过零点触发,产生的置位与复位脉
冲状态变化之间间隔就反映着两信号之间相位误差。

11.数字锁相环

11.数字锁相环

实验十一 数字锁相环
Байду номын сангаас
3.实验中可能遇到的问题
(1)数字锁相环的概念 (2)数字锁相环电路的调试步骤和方法
4.难点
数字锁相环的性能分析
7
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实验十一 数字锁相环
实验十一 数字锁相环 (3)若Xi的频率和Xl的固有频率之比为n:m (n,m为正整数),数字锁相环能否正 常工作?此时系统的正常工作频率范围 和相位跟踪误差与n和m的关系如何?
5.思考题
(1)数字锁相环输出信号Xl的工作频率的 提高会受到哪些因素的影响? (2)实验电路中,用一级D触发器组成鉴 相器,两个输入端口的信号能否互换? 如要互换,电路要做哪些修改?
9
10
2
实验十一 数字锁相环
实验十一 数字锁相环
⒈实验目的
(1)了解数字锁相环的组成及工作原理。 (2)掌握一种典型数字锁相环的实现方法。 (3)分析与测量数字锁相环的频率锁定范围 及相位跟踪误差。
2.实验内容
(1)试验原理 (a)基本的锁相系统是一个反馈系统, 它是由相位比较器(鉴相器)、低通滤 波器(环路滤波器)和电压控制振荡器 组成。 (b)数字锁相环
1
2
实验十一 数字锁相环
实验十一 数字锁相环 (2)将分频比设为256,信号发生器输 出 为0~5V的方波,频率为4.434MHz/256 = 17320Hz。监测数字锁相环的参考信号Xi 和输出信号Xl。微调Xi频率,观察Xl和 Xi是否锁相。测量该数字锁相环正常工 作频率范围fH和fL,并与理论值相比较。
2
6 5 4 3
11 12 13 14
11 12 13 14
QD QC QB QA
2 U2A

位同步数字锁相环的原理与应用

位同步数字锁相环的原理与应用

位同步数字锁相环的原理与应用
位同步数字锁相环是一种常用的数字信号处理技术,广泛应用于通信、雷达、测量等领域。

它的主要原理是通过对输入信号进行采样、滤波、相位检测等处理,实现将输入信号与参考信号进行同步,并输出具有相同频率和相位的输出信号。

具体而言,位同步数字锁相环将输入信号经过采样器进行采样,然后由数字滤波器对其进行滤波。

接着,相位检测器对滤波后的信号进行相位检测,得到一个相位误差值。

这个相位误差值通过数字控制器进行处理,产生一个控制信号,调整数字控制振荡器的频率和相位,使其与参考信号相同。

最后,输出信号经过数字滤波器进行滤波,得到稳定的同步输出信号。

在实际应用中,位同步数字锁相环常用于信号调制解调、频率和相位同步、时钟恢复等方面。

例如,在数字通信系统中,可以利用数字锁相环实现对接收信号的频率同步和相位同步,从而提高信号的可靠性和传输速率。

在雷达和测量系统中,数字锁相环可以用于信号同步和精确测量,提高系统的性能和精度。

总之,位同步数字锁相环是一种常用的数字信号处理技术,其原理是将输入信号与参考信号进行同步,并输出具有相同频率和相位的输出信号。

在各种应用领域中,数字锁相环具有广泛的应用前景,可以提高系统的性能和精度,为实现高速、高精度数据传输和测量提供重要支持。

- 1 -。

dll锁相环原理

dll锁相环原理

dll锁相环原理DLL锁相环(Digital Phase-Locked Loop)是一种数字锁相环系统,它通过采用数字技术来实现锁相环的功能。

锁相环(Phase-Locked Loop,简称PLL)是一种经典的控制系统,用于使输出信号与输入信号保持相位匹配,即将输入信号的相位锁定到输出信号的相位。

PLL广泛应用于通信、数据传输、时钟同步等领域。

DLL锁相环通常由时钟提取模块、数字控制模块、数字延时线、相位比较器和环路滤波器等组成。

下面将简要介绍DLL锁相环的原理。

首先,时钟提取模块用于从输入信号中提取出时钟信号。

输入信号经过一个触发器,由输入触发端产生一个短脉冲,然后经过低通滤波器进行平滑处理,以得到输出的时钟信号。

这个时钟信号作为参考信号来比较相位。

接下来,数字控制模块通过调整数字延时线(Digital Delay Line)的长度来控制输出信号的相位。

数字延时线是由多个等长的延时单元组成,每个延时单元的长度相等,可以通过增加或减少延时单元的数量来改变总延时长度。

数字控制模块根据相位误差信号来调整数字延时线的长度。

然后,相位比较器用于比较输出信号和输入信号的相位差。

相位比较器通常采用数字比较器,将输出信号和输入信号进行比较,产生相位误差信号。

相位误差信号表示输出信号和输入信号的相位差,用于控制数字控制模块的调整。

最后,环路滤波器用于平滑相位误差信号。

相位误差信号经过环路滤波器进行滤波处理,以得到恒定的控制信号,用于控制数字控制模块的调整速度。

环路滤波器一般由一个积分器和一个低通滤波器组成。

整个DLL锁相环的工作原理可以简单描述为:输入信号经过时钟提取模块提取出时钟信号,然后经过数字控制模块控制数字延时线的长度,输出信号经过相位比较器和环路滤波器进行相位比较和滤波处理,最后产生控制信号,通过控制数字控制模块的调整,使输出信号的相位与输入信号的相位保持匹配。

DLL锁相环具有许多优点,例如数字技术的应用使其具有很高的精度和稳定性,调整速度快,抗噪声性能好等。

数字锁相环介绍

数字锁相环介绍

数字锁相环试验讲义一、锁相环的分类模拟、数字如何定义?何谓数字锁相环。

是指对模拟信号进行采样量化之后(数字化)的“数字信号”的处理中应用的锁相环,还是指的对真正的“数字信号”如时钟波形进行锁定的锁相环?二、数字锁相环的实际应用欲成其事,先明其义。

现代数字系统设计中,锁相环有什么样的作用。

1)在ASIC设计中的应用。

主要应用领域:窄带跟踪接收;锁相鉴频;载波恢复;频率合成。

例一:为了达到ASIC设计对时钟的要求,许多工程师都在他们的设计中加入了锁相环(PLL)。

PLL有很多理想的特性,例如可以倍频、纠正时钟信号的占空比以及消除时钟在分布中产生的延迟等。

这些特性使设计者们可以将价格便宜的低频晶振置于芯片外作为时钟源,然后通过在芯片中对该低频时钟源产生的信号进行倍频来得到任意更高频率的内部时钟信号。

同时,通过加入PLL,设计者还可以将建立-保持时间窗与芯片时钟源的边沿对齐,并以此来控制建立-保持时间窗和输入时钟源与输出信号之间的延迟。

2)在信号源产生方面的应用例二:由于无线电通信技术的迅速发展,对振荡信号源的要求也在不断提高。

不但要求它的频率稳定度和准确度高,而且要求能方便地改换频率。

实现频率合成有多种方法,但基本上可以归纳为直接合成法与间接合成法(锁相环路)两大类。

3)无线通信领域的实际应用例三:GSM手机的频率系统包括参考频率锁相环,射频本振锁相环、中频本振锁相环。

广义的数字锁相环包括扩频通信中的码跟踪。

三、数字锁相环的基本原理一般数字锁相环路的组成与模拟锁相环路相同,即也是由相位检波器、环路滤波器和本地振荡器等基本部件构成,但这些部件全部采用数字电路。

具体来说数字锁相环由:数字鉴相器、数字环路滤波器、NCO和分频器组成。

四、实际应用中的数字锁相环的实现方法PLL的结构和功能看起来十分简单,但实际上却非常复杂,因而即使是最好的电路设计者也很难十分顺利地完成PLL的设计。

在实际应用中,针对数字信号或数字时钟的特点,数字锁相环多采用超前滞后型吞吐脉冲的锁相环路来实现。

pll数字锁相环原理

pll数字锁相环原理

1引言锁相环是一种能使输出信号在频率和相位上与输入信号同步的电路,即系统进入锁定状态(或同步状态)后,震荡器的输出信号与系统输入信号之间相差为零,或者保持为常数。

传统的锁相环各个部件都是由模拟电路实现的,一般包括鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)三个环路基本部件。

随着数字技术的发展,全数字锁相环ADPLL(AllDigital Phase-Locked Loop)逐步发展起来。

所谓全数字锁相环,就是环路部件全部数字化,采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路,并且系统中的信号全是数字信号。

与传统的模拟电路实现的锁相环相比,由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点,从而具备可靠性高、工作稳定、调节方便等优点。

全数字锁相环的环路带宽和中心频率编程可调,易于构建高阶锁相环,并且应用在数字系统中时,不需A/D及D/A转换。

在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。

随着电子设计自动化(EDA)技术的发展,可以采用大规模可编程逻辑器件(如CPLD或FPGA)和VHDL语言来设计专用芯片ASIC和数字系统。

本文完成了全数字锁相环的设计,而且可以把整个系统嵌入SoC,构成片内锁相环。

2全数字锁相环的体系结构和工作原理74XX297是出现最早,应用最为广泛的一款全数字锁相环,在本文中以该芯片为参考进行设计、分析。

ADPLL基本结构如图1所示,主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器4部分构成。

K变模计数器和脉冲加减电路的时钟分别为M fc和2Nfc。

这里fc是环路中心频率,一般情况下M和N都是2的整数幂。

2.1鉴相器常用的鉴相器有两种类型:异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)。

异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差θe,并输出误差信号Se作为K变模可逆计数器的计数方向信号。

全数字锁相环结构及工作原理

全数字锁相环结构及工作原理

DPLL结构及工作原理一阶DPLL的基本结构如图1所示。

主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。

K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。

这里fc是环路中心频率,一般情况下M和N都是2的整数幂。

本设计中两个时钟使用相同的系统时钟信号。

图1 数字锁相环基本结构图鉴相器常用的鉴相器有两种类型:异或门(XOR)鉴相器和边沿控制鉴相器(ECPD),本设计中采用异或门(XOR)鉴相器。

异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差Фe=Фin-Фout,并输出误差信号Se作为K变模可逆计数器的计数方向信号。

环路锁定时,Se为一占空比50%的方波,此时的绝对相为差为90°。

因此异或门鉴相器相位差极限为±90°。

异或门鉴相器工作波形如图2所示。

图2 异或门鉴相器在环路锁定及极限相位差下的波形K变模可逆计数器K变模可逆计数器消除了鉴相器输出的相位差信号Se中的高频成分,保证环路的性能稳定。

K变模可逆计数器根据相差信号Se来进行加减运算。

当Se为低电平时,计数器进行加运算,如果相加的结果达到预设的模值,则输出一个进位脉冲信号CARRY给脉冲加减电路;当Se为高电平时,计数器进行减运算,如果结果为零,则输出一个借位脉冲信号BORROW给脉冲加减电路。

脉冲加减电路脉冲加减电路实现了对输入信号频率和相位的跟踪和调整,最终使输出信号锁定在输入信号的频率和信号上,工作波形如图3所示。

图3 脉冲加减电路工作波形除N计数器除N计数器对脉冲加减电路的输出IDOUT再进行N分频,得到整个环路的输出信号Fout。

同时,因为fc=IDCLOCK/2N,因此通过改变分频值N可以得到不同的环路中心频率fc。

DPLL部件的设计实现了解了DPLL的工作原理,我们就可以据此对DPLL的各部件进行设计。

DPLL 的四个主要部件中,异或门鉴相器和除N计数器的设计比较简单:异或门鉴相器就是一个异或门;除N计数器则是一个简单的N分频器。

数字锁相环原理应用

数字锁相环原理应用

数字锁相环原理及应用.全数字锁相环结构及原理数字锁相环的结构数字锁相环的一般组成如下图1所示,由数字鉴相器(DPD, Digital Phase Detector) >数字环路滤波器(DLF, Digital Loop Filter) >数字压控振荡器(DCO, Digital Control Oscillator)三部分组成。

图1 数字锁相环路的基本结构(1)数字环路鉴相器(DPD)数字鉴相器也称采样鉴相器,是用来比较输入信号与压控振荡器输出信号的相位,它的输出电压是对应于这两个信号相位差的函数。

它是锁相环路中的关键部件,数字鉴相器的形式可分为:过零采样鉴相器、触发器型数字鉴相器、超前一滞后型数字鉴相器和奈奎斯特速率取样鉴相器。

(2)数字环路滤波器(DLF)数字环路滤波器在环路中对输入噪声起抑止作用,并且对环路的校正速度起调节作用。

数字滤波器是一种专门的技术,有各种各样的结构形式和设计方法。

引入数字环路滤波器和模拟锁相环路引入环路滤波器的U的一样,是作为校正网络引入环路的。

因此,合理的设讣数字环路滤波器和选取合适的数字滤波器结构就能使 DPLL满足预定的系统性能要求。

(3)数字压控振荡器(DCO)数控振荡器,乂称为数字钟。

它在数字环路中所处的地位相当于模拟锁相环中的压控振荡器(VCO)。

但是,它的输出是一个脉冲序列,而该输出脉冲序列的周期受数字环路滤波器送来的校正信号的控制。

其控制特点是:前一采样时刻得到的校正信号将改变下一个采样时刻的脉冲时间位置。

全数字锁相环工作原理全数字锁相环的基本工作过程如下:(1)设输入信号Ui(t)和本振信号(数字压控振荡器输出信号)uo(t)分别是正弦和余弦信号,他们在数字鉴相器内进行比较,数字鉴相器的输出是一个与两者间的相位差成比例的电压ud(t)。

(2)数字环路滤波器除数字鉴相器输出中的高频分量,然后把输出电压uc(t) 加到数字压控振荡器的输出端,数字压控振荡器的本振信号频率随着输入电圧的变化而变化。

数字三阶锁相环的工作原理

数字三阶锁相环的工作原理

数字三阶锁相环的工作原理
数字三阶锁相环是一种使用数字计算技术实现的锁相环系统。

其工作原理如下:
1. 输入信号相位检测:将待锁定的输入信号与参考信号进行比较,通过输入信号的正弦波与参考信号的正弦波之间的相位差来检测输入信号的相位。

2. 数字控制器:在数字控制器中,使用数字计算技术对输入信号相位进行数字化和处理。

它会根据输入信号的相位差来生成一个控制信号。

3. 控制信号输出:控制信号由数字控制器输出到频率控制器中。

频率控制器可以是数字频率合成器或数字控制的电压控制振荡器。

4. 频率控制:频率控制器会根据控制信号来调整输出信号的频率。

频率控制器可以通过改变输出信号的周期来实现频率调整。

5. 输出信号比较:输出信号与参考信号进行比较,并计算输出信号的相位差。

这个相位差将作为下一次循环的输入信号相位进行反馈。

6. 反馈控制:根据输出信号相位差,反馈控制校正输入信号的相位,从而实现输入信号与参考信号的相位同步。

通过不断调节输出信号的频率和相位,数字三阶锁相环可以实
现输入信号与参考信号的相位锁定。

这种锁相环系统适用于需要高精度相位同步的应用,如通信系统、测量仪器等。

数字锁相环

数字锁相环

目录摘要: (1)0.前言: (1)1.数字锁相环的发展背景及工作原理 (2)1.1数字锁相环的发展背景 (2)1.2数字锁相环基本结构及工作原理 (4)2.硬件描述语言 (5)2.1硬件描述语言的背景 (5)2.2硬件描述语言的特点 (6)2.3硬件描述语言的流程 (6)3.数字鉴相器 (6)3.1数字鉴相器的工作原理 (6)3.2异或门鉴相器VHDL程序 (9)3.3仿真波形如下 (9)4.数子环路滤波器 (10)4.1数字滤波器的分类 (10)4.2数字环路滤波器的工作原理 (10)4.3其VHDL语言如下 (11)4.4其仿真波形如下 (13)5.数字振荡器 (13)6.除N分频计数器 (14)7.总结 (15).参考文献 (15).附录 (16)数字锁相环摘要本设计是在FPGA上设计数字锁相环。

选用的是ALTERA公司开发的的QuartusⅡ7.0作为软件开发平台,采用自上而下的设计方法,将数字锁相环(DPLL)分成了鉴相器(DPD)模块,数字环路滤波器(DLP)模块,数控振荡器(DCO)模块和除N分频。

最后将用VHDL语言编写好的程序通过QuartusⅡ7.0软件仿真,验证设计的正确性。

关键词:数字鉴相器(DPLL),数字环路滤波器(DLP),数字压控振荡器(DCO),除N分频计数器;VHDL.。

Digital Phase-Locked LoopAbstract:This design is designed in the FPGA digital phase-locked loop. ALTERA selection is developed in the Quartus Ⅱ7.0 as a software development platform, using top-down design method, digital PLL (DPLL) is divided into a phase detector (DPD) module, digital loop filter (DLP ) module, numerical controlled oscillator (DCO) module and inter-N frequency. Finally a good use of VHDL language program through the Quartus Ⅱ 7.0 software simulation, design verification. Keywords: digital phase detector (DPLL), digital loop filter (DLP), Digital voltage controlled oscillator (DCO), except N frequency Counter;VHDL。

全数字锁相环(DPLL)的原理简介以及verilog设计代码

全数字锁相环(DPLL)的原理简介以及verilog设计代码

全数字锁相环(DPLL)的原理简介以及verilog设计代码随着数字电路技术的发展,数字锁相环在调制解调、频率合成、FM ⽴体声解码、彩⾊副载波同步、图象处理等各个⽅⾯得到了⼴泛的应⽤。

数字锁相环不仅吸收了数字电路可靠性⾼、体积⼩、价格低等优点,还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点,此外还具有对离散样值的实时处理能⼒,已成为锁相技术发展的⽅向。

所谓数字PLL,就是指应⽤于数字系统的PLL,也就是说数字PLL中的各个模块都是以数字器件来实现的,是⼀个数字的电路。

数字锁相环的优点是电路最简单有效,可采⽤没有压控的晶振,降低了成本,提⾼了晶振的稳定性。

但缺点是和模拟锁相环⼀样,⼀旦失去基准频率,输出频率⽴刻跳回振荡器本⾝的频率;另外还有⼀个缺点,就是当进⾏频率调整的时候,输出频率会产⽣抖动,频差越⼤,抖动会越⼤于密,不利于某些场合的应⽤。

随着⼤规模、超⾼速的数字集成电路的发展,为数字锁相环路的研究与应⽤提供了⼴阔空间。

由于晶体振荡器和数字调整技术的加盟,可以在不降低振荡器的频率稳定度的情况下,加⼤频率的跟踪范围,从⽽提⾼整个环路⼯作的稳定性与可靠性。

锁相环是⼀个相位反馈控制系统,在数字锁相环中,由于误差控制信号是离散的数字信号,⽽不是模拟电压,因⽽受控的输出电压的改变是离散的⽽不是连续的;此外,环路组成部件也全⽤数字电路实现,故⽽这种锁相环就称之为全数字锁相环(简称PLL)。

全数字锁相环主要由数字鉴相器、可逆计数器、频率切换电路及N分频器四部分组成。

其中可逆计数器及N分频器的时钟由外部晶振提供。

不⽤VCO,可⼤⼤减轻温度及电源电压变化对环路的影响。

同时,采⽤在系统可编程芯⽚实现有利于提⾼系统的集成度和可靠性。

⼀阶全数字锁相环主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。

K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。

这⾥fc是环路中⼼频率,⼀般情况下M和N都是2的整数幂。

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数字锁相环介绍————————————————————————————————作者:————————————————————————————————日期:数字锁相环试验讲义一、锁相环的分类模拟、数字如何定义?何谓数字锁相环。

是指对模拟信号进行采样量化之后(数字化)的“数字信号”的处理中应用的锁相环,还是指的对真正的“数字信号”如时钟波形进行锁定的锁相环?二、数字锁相环的实际应用欲成其事,先明其义。

现代数字系统设计中,锁相环有什么样的作用。

1)在ASIC设计中的应用。

主要应用领域:窄带跟踪接收;锁相鉴频;载波恢复;频率合成。

例一:为了达到ASIC设计对时钟的要求,许多工程师都在他们的设计中加入了锁相环(PLL)。

PLL有很多理想的特性,例如可以倍频、纠正时钟信号的占空比以及消除时钟在分布中产生的延迟等。

这些特性使设计者们可以将价格便宜的低频晶振置于芯片外作为时钟源,然后通过在芯片中对该低频时钟源产生的信号进行倍频来得到任意更高频率的内部时钟信号。

同时,通过加入PLL,设计者还可以将建立-保持时间窗与芯片时钟源的边沿对齐,并以此来控制建立-保持时间窗和输入时钟源与输出信号之间的延迟。

2)在信号源产生方面的应用例二:由于无线电通信技术的迅速发展,对振荡信号源的要求也在不断提高。

不但要求它的频率稳定度和准确度高,而且要求能方便地改换频率。

实现频率合成有多种方法,但基本上可以归纳为直接合成法与间接合成法(锁相环路)两大类。

3)无线通信领域的实际应用例三:GSM手机的频率系统包括参考频率锁相环,射频本振锁相环、中频本振锁相环。

广义的数字锁相环包括扩频通信中的码跟踪。

三、数字锁相环的基本原理一般数字锁相环路的组成与模拟锁相环路相同,即也是由相位检波器、环路滤波器和本地振荡器等基本部件构成,但这些部件全部采用数字电路。

具体来说数字锁相环由:数字鉴相器、数字环路滤波器、NCO和分频器组成。

四、实际应用中的数字锁相环的实现方法PLL的结构和功能看起来十分简单,但实际上却非常复杂,因而即使是最好的电路设计者也很难十分顺利地完成PLL的设计。

在实际应用中,针对数字信号或数字时钟的特点,数字锁相环多采用超前滞后型吞吐脉冲的锁相环路来实现。

下面的框图是一个实用的数字锁相环的实现框图。

a点波形(输入信号)b点波形(边沿)c点波形(超前)d点波形(超前)e点波形(超前)已取反,为“1”f点波形(滞后)Localclockg点波形h点波形(加脉冲)i点波形边沿检测器(包括脉冲整形)超前判断器(与门逻辑)本地晶振N 分频器滞后判断器(与门逻辑) 移相器脉冲整形脉冲整形180度移相器 abc NOTdefijANDXORANDhgOutLocal clk五、频率合成器频率合成器由于运用场合的不同,对它的要求也不尽相同。

大体来说,有如下几个主要技术指标:频率范围,频率间隔,频率转换时间,频率稳定度与准确度等。

1971年,美国学者J .Tierncy ,C .M .Rader 和B .Gold 提出了以全数字技术,从相位概念出发直接合成所需波形的一种新的频率合成原理。

DDS 技术是一种把一系列数字量形式的信号通过DAC 转换成模拟量形式的信号的合成技术。

目前使用最广泛的一种DDS 方式是利用高速存储器作查寻表,然后通过高速DAC 产生已经用数字形式存入的正弦波。

以下为DDS 的基本结构框图。

参考时钟相位累加器相位转换器步长设置DDS 电路D/ALPF比较器数字域实际中的DDS 芯片框图1.1 相位累加器部分相位累加器由N 位加法器与N 位累加寄存器级联构成。

每来一个时钟脉冲,加法器将频率控制数据与累加寄存器输出的累加相位数据相加,把相加后的结果送至累加寄存器的数据输入端。

累加寄存器将加法器在上一个时钟作用后所产生的新相位数据反馈到加法器的输入端,以使加法器在下一个时钟的作用下继续与频率控制数据相加。

这样,相位累加器在参考时钟的作用下,进行线性相位累加,当相位累加器累加满量时就会产生一次溢出,完成一个周期性的动作,这个周期就是DDS 合成信号的一个频率周期,累加器的溢出频率就是DDS 输出的信号频率。

1.2 相位—幅值转换部分用相位累加器输出的数据作为取样地址,对正弦波波形存储器进行相位—幅值转换,即可在给定的时间上确定输出的波形幅值。

1.3 数模转换部分DAC 将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号,低通滤波器用于衰减和滤除不需要的取样分量以便输出频谱纯净的正弦波信号。

对于计数容量为2N 的相位累加器和具有M 个相位取样的正弦波波形存储器,若频率控制字(即控制步长)为K ,则DDS 系统输出信号的频率为()/2no c f f K =⨯,而频率分辨率为Δf =fomin =/2nc f 。

2 DDS 的性能特点DDS 在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平,为系统提供了优于模拟信号源的性能。

2.1 极快的频率切换速度 DDS 是一个开环系统,无任何反馈环节,频率转换时间主要由LPF 附加的时延来决定。

如fc=10MHz,转换时间即为100ns,若时钟频率升高,转换时间将缩短,但不可能少于数字门电路的延迟时间。

目前,DDS的调谐时间一般在ns级,比使用其它的频率合成方法都要短数个数量级。

2.2极高的频率分辨率f可知,只要增加相位累加器的位数N即可获得任意小的频率调谐由Δf=fomin=/2nc步进。

大多数DDS的分辨率在Hz,mHz甚至μHz的数量级。

2.3低相位噪声和低漂移DDS系统中合成信号的频率稳定度直接由参考源的频率稳定度决定,合成信号的相位噪声与参考源的相位噪声相同。

而在大多数DDS系统应用中,一般由固定的晶振来产生基准频率,所以其相位噪声和漂移特性是极为优异的。

2.4连续的相位变化同样因DDS是一个开环系统,故当一个转换频率的指令加在DDS的数据输入端时,它会迅速合成所要求的频率信号,在输出信号上没有叠加任何电流脉冲,输出变化是一个平稳的过渡过程,而且相位是连续变化的,这个特点也是DDS独有的。

2.5在极宽的频带范围内输出幅度平坦的信号DDS的最低输出频率是所用的时钟频率的最小分辨率或相位累加器的分辨率。

奈奎斯特采样定理保证了在直到该时钟频率一半的所有频率下,DAC都可以再现信号,即DDS频率的上限fomax由合成器的最大时钟频率fc决定(fomax=fc/2)。

2.6易于集成、易于调整DDS中几乎所有的部件都属于数字信号处理器件,除DAC和滤波器外,无需任何调整,从而降低了成本,简化了生产设备。

3DDS的应用DDS问世之初,构成DDS元器件的速度的限制和数字化引起的噪声,这两个主要缺点阻碍了DDS的发展与实际应用。

近几年超高速数字电路的发展以及对DDS的深入研究,DDS的最高工作频率以及噪声性能已接近并达到锁相频率合成器相当的水平。

随着这种频率合成技术的发展,其已广泛应用于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪表工业等领域。

3.1实时模拟仿真的高精密信号在DDS的波形存储器中存入正弦波形及方波、三角波、锯齿波等大量非正弦波形数据,然后通过手控或用计算机编程对这些数据进行控制,就可以任意改变输出信号的波形。

利用DDS具有的快速频率转换、连续相位变换、精确的细调步进的特点,将其与简单电路相结合就构成精确模拟仿真各种信号的的最佳方式和手段。

这是其它频率合成方法不能与之相比的。

例如它可以模拟各种各样的神经脉冲之类的波形,重现由数字存储示波器(DSO)捕获的波形。

3.2实现各种复杂方式的信号调制DDS也是一种理想的调制器,因为合成信号的三个参量:频率、相位和幅度均可由数字信号精确控制,因此DDS可以通过预置相位累加器的初始值来精确地控制合成信号的相位,从而达到调制的目的。

现代通信技术中调制方式越来越多,BPSK,QPSK,MSK都需要对载波进行精确的相位控制。

而DDS的合成信号的相位精度由相位累加器的位数决定。

一个32位的相位累加器可产生43亿个离散的相位电平,而相位精度可控制在8×10-3度的范围内,因此,在转换频率时,只要通过预置相位累加器的初始值,即可精确地控制合成信号的相位,很容易实现各种数字调制方式。

3.3实现频率精调,作为理想的频率源DDS能有效地实现频率精调,它可以在许多锁相环(PLL)设计中代替多重环路。

在一个PLL中保持适当的分频比关系,可以将DDS的高频率分辨率及快速转换时间特性与锁相环路的输出频率高、寄生噪声和杂波低的特点有机地结合起来,从而实现更为理想的DDS +PLL混合式频率合成技术。

图2是这种方案设计的方框图。

在频率粗调时用PLL来覆盖所需工作频段,选择适当的分频比可获得较高的相位噪声,而DDS被用来覆盖那些粗调增量,在其内实现频率精调。

这种方案以其优越的相位稳定性和极低的颤噪效应满足了各种系统对频率源苛刻的技术要求。

这也是目前开发应用DDS技术最广泛的一种方法。

采用这种方案组成的频率合成器已在很高的频率上得以实现。

当然,DDS的应用不仅限于这些,它还可用于核磁谐振频谱学及其成像、检测仪表等。

随着DDS集成电路器件速度的飞速发展,它已成为一种可用于满足系统频率要求的重要而灵活的设计手段。

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