基于FPGA的数字钟设计

EDA设计实验 基于FPGA的数字计时器的设计中文摘要FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。

FPGA以设计灵活、速度快、功耗低，在集成电路中得到广泛应用。

本设计选用ALTERA公司的EP1C12Q240C8芯片，利用VHDL语言采用自顶向下的方法在Quartus Ⅱ环境下完成了数字钟的设计，最后在实验箱上进行测试。

该数字钟包含的功能有计时、显示星期、校时校分、清零、整点报时、音乐闹铃。

关键词：FPGA，SmartSOPC，Quartus Ⅱ，VHDL，多功能数字钟AbstractFPGA (Field-Programmable Gate Array) is the further development of PAL, GAL, CPLD and other programmable devices based on the product. FPGA has been widely used in integrated circuits for its flexible designing, fast speed and low power consumption.The design uses the silicon chip EP1C12Q240C8 produced by the company of ALTERA. And with the help of VHDL, the design of a digital clock is completed using the top-down approach under Quartus Ⅱ, finally carried out in the SmartSOPC. Functions of the digital clock are: timer, showing day, setting time, resetting, Chime on every hour, and alarm with music.Key words: FPGA, SmartSOPC, Quartus Ⅱ, VHDL, Multiple-used digital clock[注]：完整电路及程序见相应的设计文件中，本文只给出部分电路及程序。

目录一、设计要求与说明...............................................................................................-1 -二、方案论证...........................................................................................................-1 -三、各模块设计.......................................................................................................-2 -1、分频器模块..................................................................................................-2 -2、计时器模块..................................................................................................-3 -3、清零功能......................................................................................................-4 -4、校时、校分功能..........................................................................................-5 -5、整点报时功能..............................................................................................-6 -6、音乐闹铃功能..............................................................................................-6 -7、动态显示模块..............................................................................................-7 -8、开关消抖的模块设计..................................................................................-8 -9、设计总电路图..............................................................................................-9 -四、编译、仿真和下载...........................................................................................-9 -五、实验结果.........................................................................................................-10 -六、结论.................................................................................................................-10 -七、参考文献.........................................................................................................-11 - 致谢......................................................................................................................... -12 -一、设计要求与说明采用层次化的方法进行设计，设计一个具有校时、校分、清零、保持、整点报时和闹铃功能的数字钟，设计层次清晰、合理。

1、数字钟最大计时显示23小时59分59秒。

2、在数字钟正常工作时可以对数字钟进行校时和校分。

3、在数字钟正常工作中可以对数字钟进行不断电复位。

4、整点报时是数字钟在每个小时整点到来之前进行鸣叫，鸣叫频率是在59分53秒、55秒、57秒为1kHz，在59秒为2kHz。

5、对设计电路进行功能仿真。

6、将仿真通过的电路下载到实验箱，完善设计效果。

二、方案论证采用自顶向下分层设计思想的大概设计示意图如下图2.1 自顶向下分层设计计时器电路的基本结构图如下图2.2 数字钟原理图从图2.1可以看出，源时钟经过三个不同的分频器，产生三个不同频率的时钟，其中1Hz的时钟用于计时，1000Hz和2000Hz的时钟用于提供报时信号。

计时器包括小时计数、分计数、秒计数，其中秒计数变化的频率和1Hz时钟信号的频率是一样的。

在时钟运行的过程中有几个时间节点是需要特别注意的：59秒、59分59秒，这两个时刻将会产生进位；23时59分59秒，这个时刻时间将会归零，同时星期加一，只要注意这几个时刻的判断并采取相应的措施便可完成正常的计数。

采用同步计数的方法可以有效地避免竞争冒险，使计时更加稳定。

清零电路：当清零开关有效时，在计数器中用异步清零的方式使所有数据清零。

校时电路：用两个开关分别控制校时和校分，当校时开关有效时，1Hz时钟信号将直接作用于小时计数和分钟计数。

报时电路：报时电路的关键在于判断四个时刻，在59分53秒、55秒、57秒时向蜂鸣器输出1000Hz的信号；在59分59秒时向蜂鸣器输出2000Hz的信号。

闹铃电路：先进行闹铃时间设置，并将时间保存在锁存器中。

在开启闹铃之后，不断地判断时间与设定的时间（小时和分）是否相等，当两者相等时，即达到了闹铃时刻，便选通输出时长1分钟的闹铃音乐，闹铃功能便实现了。

当闹铃信号与报时信号相冲突时，以闹铃信号优先。

动态显示：动态显示的原理是使用数据选择器的时分复用功能。

例如动态显示六位数据时，需要一个6选1数据选择器、一个24选4数据选择器，和一个7段显示译码器协调工作。

6选1数据选择器的作用是选择点亮的数码管，24选4数据选择器的作用是选择对应数码管应该输出的数据，7段显示译码器的作用是对BCD码进行译码，便于数码管显示。

综上所述，完成好上述各子模块的设计，便可以为整个设计奠定基础。

三、各模块设计1、分频器模块分频器模块用VHDL语言实现采用“计数-翻转”的方法。

在模块中有计数变量，当计数变量计数至某一值n时输出信号翻转一次，如此循环，便可以输出2（n+1）分频的占空比为50%的方波信号。

其VHDL语言描述如下process(clk1)variable div1:integer range 0 to 23999;variable div2:integer range 0 to 11999;variable div3:integer range 0 to 23999999;beginif clk1'event and clk1='1' thenif (div1=23999) then ---------1kHzdiv1:=0;clk_1k_reg<=not clk_1k_reg;elsediv1:=div1+1;end if;if (div2=11999) then ---------2kHzdiv2:=0;clk_2k_reg<=not clk_2k_reg;elsediv2:=div2+1;end if;if (div3=23999999) then---------1HZdiv3:=0;clk_1_reg<=not clk_1_reg;elsediv3:=div3+1;end if;end if;end process;在程序中，div1、div2、div3是计数变量，当它们计数达到对应的值时，便会控制对应的输出信号翻转。