第2章DSP控制器总体结构1

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DSP工作原理

DSP工作原理一、简介DSP（Digital Signal Processor，数字信号处理器）是一种专门用于数字信号处理的微处理器。

它具有高性能、低功耗和高度可编程的特点，广泛应用于通信、音频、视频、雷达、医疗等领域。

本文将详细介绍DSP的工作原理。

二、DSP的基本组成1. 数据通路（Data Path）：数据通路是DSP的核心部份，用于执行算术运算、逻辑运算和数据传输等操作。

数据通路由运算器、寄存器和数据通路控制器组成。

2. 控制器（Controller）：控制器用于控制DSP的操作，包括指令的获取、解码和执行等功能。

控制器由指令寄存器、程序计数器和控制单元等组成。

3. 存储器（Memory）：存储器用于存储程序代码、数据和中间结果等信息。

存储器包括指令存储器（程序存储器）和数据存储器。

4. 外设接口（I/O Interface）：外设接口用于与外部设备进行数据交换，如与传感器、显示器、键盘等设备的连接。

三、DSP的工作流程1. 指令获取阶段：DSP从指令存储器中获取指令，并将其存储到指令寄存器中。

2. 指令解码阶段：DSP解码指令，确定执行的操作类型和操作数。

3. 数据处理阶段：根据指令中的操作类型和操作数，DSP执行算术运算、逻辑运算或者数据传输等操作。

这些操作通常涉及数据的加载、存储、运算和传输。

4. 结果存储阶段：DSP将计算结果存储到数据存储器中，以备后续使用。

5. 控制流程阶段：DSP根据控制指令中的条件判断，决定下一条要执行的指令的地址。

6. 循环处理：DSP可以通过循环指令实现对一段代码的重复执行，实现高效的数据处理。

四、DSP的优势1. 高性能：DSP具有专门优化的指令集和硬件结构，能够快速执行复杂的信号处理算法。

2. 低功耗：DSP采用高度优化的架构和电源管理技术，能够在低功耗下实现高性能的信号处理。

3. 高度可编程：DSP具有灵便的指令集和丰富的外设接口，使其能够适应各种不同的应用需求。

DSP原理及应用第二章DSP的硬件结构总结(精)

第2章DSP的硬件结构DSP的硬件结构：DSP与标准微处理器有许多共同的地方，都是由CPU、存储器、总线、外设、接口、时钟组成。

从广义上讲，可以说DSP是一种CPU。

但DSP和一般的CPU 又有不同， DSP有自己的一些独特的特点，比如采用哈佛结构、流水线操作、独立的硬件乘法器、独立的DMA总线和控制器等。

Von Neuman结构与Harvard结构：Harvard结构：程序与数据存储空间分开，各有独立的地址总线和数据总线，取指和读数可以同时进行，从而提高速度，目前的水平已达到90亿次浮点运算/秒（9000MFLOPS）。

MIPS--Million Instruction Per SecondMFLOPS--Million Floating Operation Per Second流水操作（pipeline）：独立的硬件乘法器：在卷积、数字滤波、FFT、相关、矩阵运算等算法中，都有A(kB(n-k一类的运算，大量重复乘法和累加。

通用计算机的乘法用软件实现，用若干个机器周期。

DSP有硬件乘法器，用MAC指令（取数、乘法、累加）在单周期内完成。

独立的DMA总线和控制器：有一组或多组独立的DMA总线，与CPU的程序、数据总线并行工作，数据的传递和处理可以独立进行，DMA内部总线与系统总线完全分开，避开了总线使用上的瓶颈。

在不影响CPU工作的条件下，DMA速度已达800Mbyte/s。

CPU:通用微处理器的CPU由ALU和CU组成，其算术运算和逻辑运算通过软件来实现，如加法需要10个机器周期，乘法是一系列的移位和加法，需要数十个机器周期。

DSP的CPU设置硬件乘法器，可以在单周期内完成乘法和累加.移位:通用微处理器的移位，每调用一次移位指令移动1-bitDSP可以在一个机器周期内左移或右移多个bit，可以用来对数字定标，使之放大或缩小，以保证精度和防止溢出；还可以用来作定点数和浮点数之间的转换.溢出:通用CPU中，溢出发生后，设置溢出标志，不带符号位时回绕，带符号位时反相，带来很大的误差DSP把移位输出的最高位（MSB）存放在一个位检测状态寄存器中，检测到MSB=1时，就通知下一次会发生溢出，可以采取措施防止.数据地址发生器（DAG）:在通用CPU中，数据地址的产生和数据的处理都由ALU来完成在DSP中，设置了专门的数据地址发生器（实际上是专门的ALU），来产生所需要的数据地址，节省公共ALU的时间.外设（peripherals）:时钟发生器（振荡器与PLL）定时器（Timer）软件可编程等待状态发生器通用I/O同步串口（SSP）与异步串口（ASP）JTAG扫描逻辑电路（IEEE 1149.1标准便于对DSP作片上的在线仿真和多DSP条件下的调试’C54x的内部结构:中央处理器CPU 、内部总线控制、特殊功能寄存器、数据存储器RAM 、程序存储器ROM、I/O功能扩展接口、串行口、、主机通信接口HPI、定时系统、中断系统。

第二章 DSP架构与原理

表1.2 单片可编程DSP芯片
公司 AMI NEC TI DSP芯片 S2811 µPD7720 µPD77230 TMS32010 TMS32020 TMS320C25 TMS320C30 TMS320C40 TMS320C50 TMS320C203 TMS320LC549 TMS320C62X MC56001 MC96002 MC56002 DSP32C DSP16A DSP3210 ADSP2101 ADSP21020 推出时间 1978 1980 1985 1982 1987 1989 1989 1992 1990 1996 1996 1997 1986 1990 1991 1988 1988 1992 1990 1991 MAC周期（ns) 300 250 150 390 200 100 60 40 35 12.5 10 5 75 50 50 80 25 60 60 40 定点位数 12/16 16/32 32 16/32 16/32 16/32 24/32 32 16/32 16/32 16/32 16/32 24 32/64 24/48 16或24 16/36 24 16 32 浮点位数
第一代TMS320处理器采用二级流水线，第二代采用三级流水线，而第三代则采用四级流水线。
处理器可以并行处理2~6条指令，每条指令处于流水线上的不同阶段。
三级流水线操作的例子
CLKOUT1
取指译码执行
N N－1 N－2
N＋1 N N－1
N＋2 N＋1 N
取指、译码和执行操作可以独立地处理，这可使指令执行能完全重叠。在每个指令周期内，三个不同的指令处于激活状态，每个指令处于不同的阶段。
TMS32010 TMS32010-25 TMS32010-14 TMS32011 TMS320C10 TMS320C10-25 TMS320C15 TMS320C15-25 TMS320E15 TMS320C17200 TMS320C17-25 TMS320E17

《DSP内部结构》课件

循环展开：通过循环展开，减少循环次数，提高流水线的执行效率
指令调度：通过指令调度，优化指令顺序，提高流水线的执行效率
寄存器分配：通过寄存器分配，减少寄存器冲突，提高流水线的执行效率
内存优化：通过内存优化，减少内存访问次数，提高流水线的执行效率
并行处理优化
并行处理技术：将任务分解为多个子任务，同时执行
并行处理技术
并行处理技术是 DSP的核心技术之一，可以实现多个任务同时执行
并行处理技术可以提高DSP的处理速度和效率，降低功耗
并行处理技术可以实现数据的并行处理，提高数据处理速度
并行处理技术可以实现指令的并行执行，提高指令执行效率
高速缓存技术
作用：提高DSP的运行速度和效率原理：将频繁访问的数据存储在高速缓存中，减少对主存的访问次数特点：速度快、容量小、价格高应用：在DSP中广泛应用于指令和数据的缓存
数字信号处理单元
算术逻辑单元（ALU）：进行基本的算术和逻辑运算
添加标题
寄存器组（REG）：存储数据和指令
添加标题
指令存储器（ROM）：存储指令
添加标题
输入/输出接口（I/O）：与外部设备进行数据交换
添加标题
添加标题
添加标题
累加器（ACC）：存储中间运算结果
添加标题
程序计数器（PC）：指示当前指令的地址
集成开发环境（IDE）
集成开发环境（IDE）是 DSP编程和开发的重要工具
常见的IDE包括Keil uVision、IAR Embedded Workbench等
IDE提供了代码编辑、编译、调试等功能
IDE支持多种编程语言，如C、C++等

DSP总体结构

不变。
累加器 00F0 F0A1 32 输出移位器 (左移4位) 数据存储器位置 0F0F 16 0F0F (a) 0A10 输出移位器 (左移6位) 3C3C 累加器 00F0 F0A1 32 2840 16 2840
数据存储器位置 (b)
2.3 辅助寄存器算术逻辑单元
主要功能

在CALU操作的同时实现8个辅助寄存器(AR7~AR0)上的算术运算。
乘法器的输入

乘法器的输出

16 位临时寄存器 (TREG) ，在乘法之前把数据读总线的值加载到TREG；
数据读总线的数据存储器值和程序读总线的程序存储器值。
两个输入值相乘后的32 位结果保存在乘积寄存器(PREG)中； PREG的输出连接到32 位的乘积移位器，通过 PSCALE将乘积结果送到CALU或数据存储器。
PM
OV溢出标志位：进行补码运算时，数据超出范围将发生溢出， OV=1。
复位、溢出时条件转移、无溢出时条件转移或LST指令使该位清0。
OVM溢出方式位：该位决定如何管理CALU的溢出。OVM=0，不对溢
出结果进行调整；OVM=1，对溢出结果进行调整，正溢出时ACC的结果调整为7FFFFFFFH，负溢出时调整为80000000H。
状态寄存器 ST1第9位说明 C=0:减结果产生借位/加结果未产生进位；C=1:加结果产生进位/减结果未产生借位；左移或左循环，ACC最高位送至C，否则最低位送至C。

状态位进位位C
溢出方式位OVM
ST0第11位
决定ACC如何反映算术运算的溢出。OVM=1:正溢出，ACC填充最大正数，否则填充最大负数；OVM=0:正常溢出。

2-DSP的硬件结构

累加器 A
39-32 AG 保护位 39-32 BG 保护位
31-16 AH 高阶位 31-16 BH 高阶位
15-0 AL 低阶位 15-0 BL 低阶位
累加器 B
•累加器分为保护位（AG、BG）、高阶位（AH、BH）和低阶位（AL、BL）三部分。 •使用STH、STL等指令，可将累加器的内容存放到数据存储器中。右移时，AG和BG中各数据位分别移至 AH和BH；左移时，AL和BL中各数据分别移至AH和 BH，而AL和BL的低位添0。 •注意：由于移位操作是在移位寄存器中进行，所以操作后累加器中的内容保持不变。
流水操作（pipeline）
第一条指令取数时，第二条指令译码，第三条指令取指，依次类推。
取指译码取指取数译码取指执行取数译码取指执行取数译码执行取数执行
流水线操作
在C54x的流水线中，一条指令分为以下6个阶段：在T1机器周期内CPU将PC中的内预取指容加载到程序地址总线PAB，找到指
都有算术逻辑单元（32bit、40bit）都有累加器ACC（一个32bit、两个40bit ）都有乘法器（16×16bit、17×17bit）都有移位器（乘积定标、桶形） C24x有辅助寄存器及其算术单元ARAU （用来产生数据存储器的地址）；C54x有比较、选择和存储单元CSSU（完成累加器高低字节间的最大值比较、选择累加器中较大的字、存储在数据存储器中） C54x还有指数编码器、CPU状态和控制寄存器
三、专门的硬件乘法器和乘加指令MAC
在数字信号处理的算法中，乘法和累加是基本的大量运算，占用绝大部分的处理时间。例如，数字滤波，卷积，相关，向量和矩阵运算中，有大量的乘和累加运算。 PC机计算乘法需多个周期用软件实现，而 DSP设置了硬件乘法器以及乘加指MAC，在单周期内取两个操作数一次完成。

第2章DSP控制器总体结构1

McBSP CAN 2.0B SCI-UART A SCI-UART B SPI
128-bit security protects software investment External memory interface (XINTF) supports systems with larger memory models (up to 1M • • • • • 32位取指令。 16位或32位数据空间读操作。 16位程序空间读操作。 Flash存储器随机存取。 Flash存储器页面存取。 OTP操作。
Flash和OTP配置寄存器
2.5 代码安全模块
代码安全模块CSM (Code Security Module) 可以防止未被授权的人看到片内存储器的内容，防止对受保护的代码进行复制和反向工程。 • 代码安全模块的功能 • CSM对其他片内资源的影响 • 代码安全功能的使用
Memory Bus Peripheral Bus
12-Bit ADC Watchdog GPIO
Memory Control Sub-System Peripherals
Fast program execution out of both RAM and Flash memory 100-120 MIPS with Flash Acceleration Technology 150 MIPS out of RAM for time-critical code
DSP存储器扩展 CY7C1024V33: 256K×16位仿真调试程序（译码电路）
2812 DSP外部接口分区 XINTF
时钟XTIMCLK和SYSCLKOUT的关系示意图
对访问时序进行配置依赖于F2812的工作频率 SYSCLKOUT和XINTF的定时时钟XTIMCLK。 XINTF对外访问时序被分成三个阶段，即起始(Lead)阶段、激活(Active)阶段和收尾(Trail) 阶段。XINTF对不同的地址区域进行访问时，可以通过对应各区的XTIMING寄存器对访问时序加等待状态进行延时，等待状态可配置为若干个XTIMCLK的周期数。

《DSP微控制器原理》第二章n

2.2.2、程序控制系统（地址产生逻辑）
程序控制是控制一条或多条指令的执行次序。其结构如图2.4所示。 NPAR 下一个程序地址寄存器，保存着下一个指令周期要执行的指令所在的程序地址。 PAR 程序地址寄存器，保存当前程序地址。 PC 16位程序计数器，保存下一条指令代码所在地址。当程序顺序执行时， PC(NPAR)+1。
这里值得注意的是：TMS320LF240xA系列DSP控制器分为两组总线（内部总线和外部总线）。上述第一部分模块均挂接在内部总线上；第二部分模块均挂接在外部总线上。第三部分是与外部信号连接控制系统运行的模块。
2.1 CPU总线结构与流水线作业的特点 2.1.1、总线结构 TMS320LF240xA控制器对数据的处理速度快、效率高与其内部总线结构有着密切的关系。它们均采用的是改进的哈佛总线结构，具有两套相互独立的程序操作总线和数据操作总线，共由6组16位的内部地址和数据总线组成。其结构如图2.1所示。
2.2.3、输入定标移位器
来自程序存储器 (PRDB) 来自数据存储器(DRDB) 16 16
输入定标部分 MUX 16 31 16 15 输入移位器(32 位) 0
32 送至 CALU 图 2. 6 输入定标移位器结构图
2.2.1、输入定标移位器
从图2.6中可以看出，输入移位器具有两个数据源。 1、通过DRDB（数据读总线）可输入由指令操作数所指出的数据存储器单元中的数值； 2、通过PRDB（程序读总线）输入来自指令中给出的立即数。当数据写到输入移位器的低16位后，输入移位器执行由程序指令指定的左移位操作，对该数值进行调整，然后将调整结果送至CALU的32位输入总线。
第二章 DSP控制器的CPU功能结构

《DSP的硬件结构》课件

背板总线架构
背板总线将DSP模块连接起来，组成一个大型系统
DSP系统外设接口
1
视频接口
2
提供各种视频输入和输出
3
串口
用于连接其他设备，方便数据传输
PCIE接口
用于DSP与主机之间的数据传输
存储器管理单元
1 用途
控制内存和I/O 存储器的访问速度和方式，优化存储器的使用和管理
2 主要功能
为指令和数据提供地址映射和文件管理
低功耗
DSP设计更加贴合功耗优化的要求，使得DSP的功耗是相对较低的
高速缓存
尽量减少对外存的访问，改用内存缓存，提高效率
精度和动态范围高
DSP在数字信号处理中，对精度和动态范围的要求都很高，需要满足高标准的数字信号处理需求
DSP的数据通路结构
数据通路的基本结构
用于协调指令和数据在DSP内部的传输和处理
3 工作原理
根据外部访问请求，从具体的处理器单元中选择一个空闲存储器，然后对存储器进行操作
DMA控制器和中断控制器
控制器功能 DMA控制器中断控制器
控制器作用实现高速数据传输和处理负责处理来自外设和系统的中断事件
DSP芯片的能耗和功率管理
核心器件
用于减少DSP的功耗
电源管理
通过设置电源管理机制，使插入的设备自动进入暂停模式以节约电力
SIMD和VLIW架构
SIMD (单指令流多数据流)
操作一个指令并处理多组数据，广泛用于数字信号处理和图像处理
VLIW (超长指令字)
指令宽度比较大，多种指令同时运行，常用于高性能计算
DSP指令集的特点
1 并行性
2 低功耗

DSP课件第2章硬件结构

5、电源
采用高性能静态CMOS技术，供电电压为3.3V。可用IDLE指令进入低功耗模式。
6、在片仿真接口
具有符合IEEEll49.1标准的在片仿真接口（JTAG）。
7、速度
单周期定点指令的执行时间为50ns、35ns或25ns(20MIPS，28.5MIPS，或40MIPS)。
2.2 TMS320LF240x的总线结构
INTM：中断模式位
用来允许（INTM=0）或禁止（INTM=1）所有的可屏蔽中断。用 SETC OVM或CLRC OVM可将该位置1或清0。LST指令不影响OVM位。
DP：数据页面指针
当使用直接寻址方式时，DP存放存储器的数据页，DP与指令代码的最低7位构成16位存储器地址。
数据存储器地址
SARAM的地址可以用于数据存储器和程序存储器。可通过软件配置为外部存储器或内部SARAM。
SARAM在一个机器周期内只能访问一次。当CPU要求多次访问时， SARAM会向CPU提供一个未准备好的信号，然后在每个周期内执行一次访问。
闪速存储器（Flash）是电可擦除的、可编程的、可长期保存数据的存储器。
CPU的基本组成包括： 32位中央算术逻辑运算单元（CALU）； 32位累加器（ACC）；输入与输出数据比例移位器； 16位×16位的乘法器（MUL）以及乘积比例移位器。
CPU功能结构图
2、输入比例部分
功能：将来自存储器的16位数据左移0~16位送往中央算术逻辑单元（CALU）。
移位方法：左移后有使用的低位LSB填0，高位MSB填0或用符号扩展，取决于状态寄存器ST1的符号扩展模式位SXM（D10）。 SXM=0 填0 SXM=1 符号扩展
中央算术逻辑单元

DSP控制器及原理课堂笔记重点

第一章绪论（大题20分）1-1 DSP的概念与主要特点一．Dsp概念数字信号处理（器）二。

Dsp主要特点（考10分）1，改进的哈佛结构（早期的）冯诺依曼结构：数据和程序空间合二为一，执行过程：串行哈佛结构：程序和数据空间独立分开，执行过程：并行2，流水线技术程序执行过程：取指（令）译码执行（串行或并行：3-8级深度）3，硬件乘法器32位数字运算4，多处理单元辅助算术单元ARAU 产生操作数地址5，特殊DPS指令6，片内存储器和硬件配置硬件模块：GPIO模块7，JTAG标准测接口1-2DSP芯片的发展及应用一，发展二，分类1，按数据格式：定点DSP，浮点DSP2，按用途：通用型DSP，专用型DSP三，DSP的应用（考10分）1，数字信号处理：滤波，FFT，波形产生2，通信：调制解调，扩频通信，传真3，图像处理：图形变换，压缩，动画4，语音处理：语音编码，语音合成，语音识别5，仪器仪表：频谱分析，函数发生，数据采集6，军事：保密通信，全球定位，跟踪导航7，自动控制：引擎控制，自动驾驶，机器人控制，磁盘控制8，医疗：助听，超声设备，诊断工具，病人监护9，家用电器:高保真音响，音乐合成，音调控制，电视，数字电话1-3 TMS 320系列DSP1-4 性能工作电压3.3v（低功耗1.8v）（1分）第二章F2812的总体结构，最小系统及程序开发2-1 F2812总体结构5，时钟与系统控制单元包括：1，时钟与锁相环PLL 2，看门狗3，低功耗模式控制7，外设中断扩展模块PIE9，事件管理器模块EV（考20或15分）10，模数转换器分辨率12位总16路：2个8路A/D11，串口外设{同步串行外设接口（SPI）1个（考10分）{异步串行通信接口（SCI）2个增强型的区域网络控制器（ecan）1个多通道缓冲串行接口（mcb-sp）1个12，通用输入/输出接口（GPIO）第五章F2812的控制单元及中断控制5-1 F2812的时钟时钟和系统控制单元的控制和状态寄存器HISPCP高速时钟定标寄存器LOSPCP低速外设时钟定标寄存器PCLKCR外设时钟控制寄存器LPMCR0低功耗模式控制寄存器0LPMCR1低功耗模式控制寄存器1PLLCR锁相环控制寄存器SCSR系统控制与状态寄存器WDCNTR看门狗计数器寄存器WDKEY看门狗复位密钥寄存器WDCR看门狗控制寄存器5-4 F2812的看门狗模块WDCNTR加法8位在工作时定时复位WDKEY 写入0x55h+0xaah Clk=（512Xoscclk）-》再分频WDPS WDCR D2-D0第六章F2812的定时器，GPIO及外部存储器扩展6-1 CPU定时器的结构和原理3个32位的CPU定时器6-2 F2812的GPIO1，GPIO的通用接口模块GPIOA GPIOB GPIOD GPIOE GPIOF GPIOG专用I/O口（16位）GPIO控制寄存器：GPAMUX控制GPIOA功能选择（MUX多路选择）GPAMUX =1专用外设功能=0通用数字I/O口GPADIR GPIOA 的方向控制寄存器=1输出=0输入只有A,B,D,E 4个口的《-GPAQVAL GPIOA的输入信号质量控制寄存器分频用QUAKPRD 寄存器2，数据寄存器（不受EALLOW保护）以A组为例GPADAT GPIOA的数据寄存器GPASET 的设定寄存器置1GPACLEAR 的清除寄存器清零GPATOGGLE 的触发寄存器取反第七章模数转换器（ADC）F2812的12位AD共16路分成2组A,B组每组8路时钟由HISPCLK 做（PLL旁路）可以再分频单次转换频率25MHZ 输入电压0-3V7-1 ADC模块的特点1,12位内置2个采样保持器S/H-A,A组ADCINA0-ADCINA7S/H-B,B组ADCINB0-ADCINB7共有2种采样模式：顺序采样模式，并序采样模式2，有2个排序器SEQ1和SEQ2，用来确定要转换的通道（和个数）SEQ1 8个状态SEQ2 8个状态双排序并序SEQ1，SEQ2串联形成级联16个状态单排序3，ADC采用HISPCLK做为时钟输入，经分频做ADC时钟频率4，ADC排序器有2种工作模式：启动/停止连续模式5，ADC启动：S/W软件启动触发EVA EVB启动触发外部引脚GPIO/XIN T2-ADCSPC6，ADC 具有转换完成中断请求机制每个序列转换完成后向CPU中清中断ADCTRL1 ADC控制寄存器1ADCMAXCONV ADC最大转换通道寄存器ADCCHSELSEQ1 ADC通道选择排序控制器寄存器1ADCASEQSR ADC自动排序状态寄存器ADCRESULT0 ADC结果寄存器0ADCST ADC状态寄存器8-2 通用定时器GPTX （X-1,2,3,4）每个GPTX包括：1,1个可逆计数器（可加可减）2，比较寄存器（带影子寄存器）-TxCMPR 可读写3，周期寄存器TxPR（带影子寄存器）可读写4，控制寄存器TxCON 可读写5，可选择内部或者外部时钟输入6，每个T，包括上溢/下溢中断，周期中断，比较中断通用定时器计数模式：1，停止/保持2，连续增计数模式不对称波形3，定向增/减计数模式6-1 寄存器的C语音访问（10分）SCICCR 串行通讯接口的通讯控制寄存器SCICTLI 串行通讯控制寄存器1SCIHBAUD baud波特SCILBAUDSCIRXBUF BUF缓冲寄存器SCITXBUF TX发送RX接收位域定义Stnllt bs 11定义位域bs #9#事件管理器模块（EV）：TI整个2000系列DSP的一个{int a:8; 重要应用是进行电机的控制或者开关电源的控制，Int b:2; 因此事件管理器模块是2000系列DSP最有特色的外Int c:6;}; 设。

DSP控制器课件整理-仅供参考

Байду номын сангаас
1.1 中央算术逻辑单元（CALU）和累加器（ACC）该单元包括（如图 2.6）：（1）32 位多路选择器（MUX）——从输入移位器或乘积移位器中，选择其一送 CALU。（2）32 位中央算术逻辑单元（CALU）——对累加器和 MUX 的输出进行算术逻辑等运算。如 16 位加、16 位减、布尔逻辑运算、位测试、移位、旋转等。（3）32 位累加器（ACC）——对来自 CALU 的数据进行移位操作。（4）32 位输出移位器——对 ACC 输出的高位字或低位字的拷贝进行移位。其输出最终将通过数据写总线送到数据存储器。
DSP 控制器原理
4）MFLOPS：百万次浮点操作/秒。如浮点加、减、乘、存储等操作。这是浮点 DSP 的重要指标。手册提供的一般是峰值，设计时要考虑余量。 5）MAC 时间：执行一次乘法和加法运算的时间，大多数 DSP 芯片可以在一个周期内完成。 6）FFT/FIR 执行时间：运行 N 点 FFT（快速傅立叶变换）或 N 点 FIR（有限脉冲响应）运算的时间。 7）衡量端口传输速度的指标：Mb/s。
DARAM 在一个时钟周期内可以被访问两次，因此，它可以在同一时钟的主相写数据，从相读数据。这充分利用了读写各自的总线并行工作，因此极大地加快了 CPU 的处理速度。（2）单口 RAM（SARAM）：最多 16K。
SARAM 是单口 RAM，一个时钟周期可以访问一次。它可以配置到 16K，其地址范围从 0800h 处开始，或位于程序存储器的高端。它可以被配置成程序存储器、数据存储器或二者公用。用做程序存储器时，可以把程序从片外 ROM 引导到片内 SARAM 中，以提高运行速度。
DSP 控制器原理

DSP内部结构

• 数据总线具有总线保持特性
9
第9页/共92页
• C54X可访问的存储器空间最大可为 192Kx16-bit（64K程序存储器，64K数据存储器和64KI/O存储器）
• C548,549,5402,5410等具有扩展寻址方式，最大可寻址扩展程序空间为8Mx16-bit
• 支持单指令循环和块循环,存储块移动指令提供了更好的程序和数据管理
10
9 8 —— 0
ST0： ARP TTC C OVVA OVB
DP
DTCOPAC：V：RA：用用1P进数6/：B测来位来用位据：用辅辅试数保来与标存累用来助助/据存保指控志储加来选寄寄存A存令制位器器反L择存存储A中U标。页A映L使器加器器提志/指UBAA用减指的供测。的/针RB单运针地的试0是溢。~操算。址7操否出A位作时R。作产标地7数所的。生志址间产结溢。结接生果出合寻的。形址进成时/借1的个位。
△
△
△
△
EAB
△ △ △
程序总线 PB
△
△
数据总线
CB
DB
EB
△
△
△
△
△(h △ w) （lw）
△
△
△
△
△
△
△
第17页/共92页
三、C54x芯片的CPU结构
40位算术逻辑运算单元（ALU）
2个40位累加器A和B
包括
移位-16～31位的桶形移位寄存器乘法器/加法器单元比较和选择及存储单元（CSSU）
片内存储器
RAM
ROM
6K
48K
32K
2K
32K
16K
32K
16K
16K
4K

DSP硬件结构.ppt

二、流水线
CLK OUT1
取指译码执行
N N－1 N－2
N＋1 N
N－1
N＋2 N＋1
N
图、三级流水线操作
用PC中内容加载PAB
用PB的内容加载IR 对IR的内容译码
读数据1，加载DB 读数据2，加载CB 如果需要，将数据3
写地址加载EAB
P取预指 F取指
用读取到的指令加载PB
累加器B
39-32
AG
保护位
31-16
AH
高阶位
15-0
AL
低阶位
累加器A和B的差别仅在于累加器A的31-16位可以用作乘法器的一个输入
DB15-DB0
40
A
16
CB15-CB0
B
40 B A D C 16
MUX
TC(test bit) ALU
CSSU
Sign control
SXM
Barrel shifter (-16~31)
Legend:
A Accumulator A
B Accumulator B
C
CB data bus
D
DB data bus
T
T register
图、桶形移位器的功能框图
CB15-CB0
DB15-DB0
PB15-PB0 17
T
T
D A P AD C
X MUX
Y MUX
Sign ctr
Sign ctr
第二章 TMS320C45x DSP硬件结构
控制界面
系统控制
PAB PB CAB CB DAB DB EAB EB
乘法器加法器

第二章DSP的硬件结构(整理)

√
√
中央处理单元（CPU）
状态和控制部件、运算部件和各种寄存器
1.CPU状态和控制寄存器（3个16位存储器映像寄存器）
• (1) 状态寄存器0(ST0)； • (2) 状态寄存器1(ST1)； • (3) 处理器工作模式状态寄存器(PMST)。 • ST0和ST1主要包含各种工作条件和工作方式的状态；PMST
CLKOUT、器件电压等 – （7）不同内核电压以获取不同的芯片运行速度：
5.0v-40MIPS,3.3v-80MIPS,2.5v-100MIPS,1.8v200MIPS。
总线结构
一组程序总线PB
– 传送从程序存储器读取的指令代码和立即数；
三组数据总线（CB、DB、EB）
– CB,DB: 传送从数据存储器读出的操作数； – EB: 传送写入到数据存储器中的数据；
– (2) 存储器系统
• 包括片内程序ROM、片内单访问的数据RAM和双访问的数据RAM、外接存储器接口。
– (3) 片内外设与专用硬件电路
• 包括片内定时器、各种类型的串口、主机接口、片内锁相环(PLL)、时钟发生器及各种控制电路。
系统控制界面
系统控制
PAB PB
CAB CB
DAB DB
EAB EB
15~0 BL（低阶位）
中央处理单元（CPU）
2.运算部件
– （3）Barrel Shifter
• 功能：能把输入的数据进行0～31bit左移和0～ 16bit右移。
• 移位数定义：
– 用一个立即数(-16～15)表示。 – 用状态寄存器ST1的累加器移位方式(ASM)位表示，共
5位，移位数为-16～15。 – 用T寄存器中最低6位的数值(移位数为-16～31)表示

DSP体系结构综述

姓名：黄路瑶学号：1208063015DSP体系结构综述数字信号处理（Digital Signal Processing,DSP）是一门涉及多门学科并广泛应用与很多科学的工程领域的新兴学科。

20世纪60年代以来，随着计算机和信息技术的飞速发展，有力地推动和促进DSP技术的发展进程。

在过去的20多年时间里，DSP技术已经在通信等领域得到了极为广泛的应用。

数字信号处理是利用计算机或专用处理设备，以数字的形式对信号进行分析、采集、合成、变换、滤波、估算、压缩、识别等加工处理，以便提取有用的信息并进行有效的传输与应用。

与模拟信号处理相比，数字信号处理具有精确、灵活、抗干扰能力强、可靠性高、体积小、易于大规模集成等优点。

数字信号处理不同于普通的科学计算与分析，它强调运算的实时性。

因此，DSP除了具备普通微处理器所强调的高速运算和控制能力外，针对实时数字信号处理的特点，在处理器的结构、指令系统、指令流程上做了很大的改进，其主要特点如下。

1、采用哈佛结构DSP芯片普遍采用数据总线和程序总线分离的哈佛结构或改进的哈佛结构，比传统处理器的冯·诺依曼结构有更快的指令执行速度。

（1）冯·诺依曼结构该结构采用单存储空间，即程序指令和数据公用一个存储空间，使用单一的地址和数据总线，取指令和取操作数都是通过一条总线分时进行的。

当进行高速运算时，不但不能同时进行取指令和取操作数，而且还会造成数据传输通道的瓶颈现象，其工作速度较慢。

（2）哈佛结构该结构采用双存储空间，程序存储器和数据存储器分开，有各自独立的程序总线和数据总线，可独立编址和独立访问，可对程序和数据进行独立传输，使取指令操作、指令执行操作、数据吞吐并行完成，大大的提高了数据处理能力和指令的执行速度，非常适合于实时的数字信号处理。

（3）改进型的哈佛结构改进型的哈佛结构时采用双存储空间和数条总线，即一条程序总线和多条数据总线。

其特点如下：①允许在程序空间的数据空间之间相互传送数据，使这些数据可以由算术运算指令直接调用，增强了芯片的灵活性。