一种基于CS32F0XX芯片的ADC测试结构的优化方法及其FPGA实现

第18卷第8期电子与封装控处理器，工作频率可达48MHz，文中ADC属于挂在其APB总线上的外设。

2ADC传统测试方法CS32F0XX芯片的ADC是一种逐次逼近型的12位模拟数字转换器。

它有多达19个通道，可以测量16个外部和3个内部信号源。

ADC带有自校准功能，可大幅减小因内部电容器组的变化而造成的精度误差。

2.1ADC模块基本介绍ADC模块的外部端口如图1所示。

其输入端口有19根模拟输入信号、24根数字输入信号、4根电源输入信号，输出端口有23根。

ADC的端口信号描述如表1所示，除了电源电压、模拟信号不可控制通路，其他信号均可加上测试通路，对其进行控制。

图1ADC模块外部端口图2.2传统的ADC测试结构传统的ADC测试结构将ADC模块的输入输出信号直接连接到芯片的引脚上，再引入测试模式使能及测试模式选择信号，具体结构如图2所示。

ppa4、ppa5、ppa6为测试模式选择信号，ppa7为测试模式使能信号。

ADC_INPUT信号组为芯片正常模式下的ADC输入信号，PIN_OUT为其他测试模式或者正常模式下引脚的输出信号。

为了达到测试ADC的目的，至少需要从芯片引脚打入CH、DOUT_TYPE、GEB、EN等29根信号，则测试ADC信号至少需要33个测试输入引脚。

如果客户要求引脚封装数较少，则不能满足测试ADC模块的基本引脚数需要。

表1ADC端口信号描述序号符号类型说明1VDDA电源电压模拟电源3.3V2VCORE电源电压数字内核电源1.5V3VSSA电源电压模拟地4VSS电源电压数字地5AIN[18:0]模拟输入ADC模拟输入，共19个通道6CH[4:0]数字输入通道选择信号7DOUT_TYPE数字输入并行输出数据类型0：AD_OUT[11:0]=AD_OUT_BIT[11:0]1：AD_OUT[11:0]=0+CAL_DAT[6:0]8GEB数字输入ADC全局使能，低电平有效9EN数字输入ADC使能10CLK数字输入ADC工作时钟11AD_START数字输入ADC转换启动信号，高电平有效12AD_RST数字输入ADC转换复位信号，高电平有效13CAL_RST数字输入内部自校准模块复位信号，高电平有效14CAL_MODE数字输入校准模式设置：0：内部自校准（AD_CAL_DIO为输出）1：外部校准（AD_CAL_DIO为输入）15CAL_DAT-SET40H数字输入校准值设置：0：内部自校准值1：0x40H（即不校准）16LPOW_CMP数字输入比较器控制：0：ADC转换结束后比较器使能1：ADC转换结束后比较器关闭17LPOW_RDIV数字输入基准分压电阻控制：0：ADC转换结束后基准电阻分压使能1：ADC转换结束后基准电阻分压关闭18LPOW_VCOM数字输入比较器共模电压控制：0：ADC转换结束后共模电压使能；1：ADC转换结束后共模电压关闭。

19CMP_IBIAS[1:0]数字输入比较器偏置电流控制：01:Low（对应1:3）；00:Middle（对应1:4）；1X:High（对应1:5）。

25TST_VREF_RDIV_EN数字输入基准分压测试使能,高电平有效26TST_VREF_RDIV[3:0]数字输入基准分压输出选择(从AIN[0]输出)：0000：VREFN；0001：1/16×(VREFP×VREFN）；……1111：15/16×(VREFP-VREFN)27AD_DOUT数字输出ADC12位并行数据输出28AD_RDY数字输出ADC转换RDY信号，高电平有效29AD_DSER数字输出ADC12位串行数据输出30AD_CAL_DIO<6:0>数字输出7位校准数据31AD_CAL_RDY数字输出校准结束FLAG，低电平有效10--第18卷第8期王月玲，杨晓刚，鲍宜鹏：一种基于CS32F0XX 芯片的ADC 测试结构的优化方法及其FPGA 实现图2ADC 传统测试结构3ADC 测试改进采用传统的ADC 测试结构，满足不了芯片封装引脚数较少的情况，故需要采用新的测试结构。

3.1改进后的ADC 测试结构如图3所示，改进后的ADC 测试结构增加了一个32位的移位寄存器（TEST_REG ），来替代测试模式控制信号以及ADC 测试输入信号。

从理论上讲，所有的ADC 输入信号都可以用图3中的测试寄存器的位来代替。

图3ADC 改进后测试结构3.2ADC 的测试策略在设计时除了考虑测试成本，还要求必须便于测试分析[2-3]。

在实际测试当中，需要ADC 的测试输入信号能够灵活改变，以便测试ADC 在不同通道、电压等情况下的变化情况；但是使用新的测试结构，每次输入信号的变化都需要通过移位来完成，影响了测试的效率，所以需要对ADC 的输入信号进行分析，制定比较合适的测试策略。

如表2所示，CH 为ADC 通道选择信号，在测试引脚资源充足的条件下，可以设置TEST_REG[31:30]为2’b10，则CH 信号可以由PB14~PB10之间的引脚直接输入。

TST_VREF_RDIV_EN 信号为基准分压测试使能，而ADC 在正常情况下，并不进行基准分压测试，故该信号可用测试寄存器中的位来代替。

GEB 信号为ADC 全局使能，低电平有效，在测试ADC 的情况下，ADC 的全局使能信号可以一直打开，故该信号可以一直为0，不需要任何测试信号的输入。

CLK 信号为ADC 工作时钟，不能进行信号变化，为了方便测试ADC 在不同工作频率下的工作情况，设计该信号由PF0引脚直接输入。

基于以上示例，一些常用的测试输入信号在测试引脚资源充足的条件下，尽量使用引脚上直接输入的信号作为ADC 测试输入信号，具体输入信号的策略如表2所示。

表2ADC 测试输入端口控制经过以上分析，在使用新的ADC 测试结构及其测试策略时可以节约87%的测试引脚资源，而基本不影响ADC 测试的完成。

4ADC 数模混合仿真环境的建立与仿真为了简化电路、降低成本，设计人员往往把模拟和数字电路集成到一个芯片，形成数模混合电路[4]。

但据统计，整个设计及测试中70%的时间都用在了占全部晶体管数目不到10%的数模混合信号电路部分[5]。

因此，为了降低成本，提高产品可靠性，寻求数模混合电路仿真的实用方法显得更加重要[4]。

4.1搭建数模混合仿真环境按照以下基本步骤建立数模混合仿真环境：(1)使用Cadence 公司的cds/ic616、cds/mmsim141、cds/incisiv142软件工具；(2)建立电路，包含测试电路；(3)设定电路参数；(4)激活电路进行仿真；(5)分析仿真结果。

在LINUX 软件环境中，加入Cadence 的软件工具模块，在cds.lib 增加所需要的库文件。

建立电路后，需ADC 输入信号ADC 模式控制TEST_REG [31:30]=2’b00CH[4:0]ADC_INPUTTST_VREF_RDIV_EN TEST_REG[7]ADC_INPUT TST_VREF_RDIV[3:0]TEST_REG[11:8]ADC_INPUT CAL_DAT-SET40H TEST_REG[5]ADC_INPUT DOUT_TYPE TEST_REG[6]ADC_INPUTCAL_MODE TEST_REG[12]ADC_INPUT CMP_IBIAS[1:0]TEST_REG[14:13]ADC_INPUT LPOW_VCOM TEST_REG[15]ADC_INPUT LPOW_RDIV TEST_REG[16]ADC_INPUT LPOW_CMPTEST_REG[17]ADC_INPUT CLK PF0ADC_INPUT GEB 0ADC_INPUT EN 1ADC_INPUT CAL_EN ADC_INPUT AD_RST ADC_INPUT CAL_RST ADC_INPUT AD_SATRTPF1ADC_INPUTTEST_REG [31:30]=2’b10TEST_REG [31:30]=2’b01PB14-PB10TEST_REG[4:0]PB15ADC_INPUT PA0ADC_INPUT PA1ADC_INPUT11--第18卷第8期电子与封装要设定电路参数并进行仿真。

4.2ADC 仿真CS32F0XX 芯片的ADC 是一种逐次逼近型12位模拟数字转换器，故理论上计算公式为：f （x ）=4095y3.3（1）f (x )为ADC 的输出值，y 为需要转换的电压。

ADC 数模混合仿真的结果如图4所示，由ppa4、ppa13打入时钟和数据，通过移位寄存器生成ADC 测试信号，如DOUT_TYPE 是TEST_REG 的第6位，CH 为TEST_REG 的前5位，而CLK 、AD_START 等信号则由芯片引脚直接打入。

图4ADC 数模混合仿真如图4所示，在AD_START 第一次上升沿时，通过移位寄存器选择ADC 的通道值为12，对应的通道位为pa_an[0]（即选择转换从pa_an[0]加载的电压，为1.3V ），通过14拍CLK 后，此时DOUT_TYPE 为0，选择从AD_DOUT 并行输出十六进制的12h ’64c 。

在AD_START 第二次上升沿时，通过移位寄存器选择ADC 的通道值为1，对应的通道位为pa_an[1]（即选择转换从pa_an [1]加载的3V 电压），通过14拍CLK 后，此时DOUT_TYPE 为0，选择从AD_DOUT 并行输出十六进制的12h ’E8B 。

按照公式（1）计算理想值，并与数模混合仿真的结果进行比较，如表3所示，理想值与数模混合的仿真值很接近，误差不超过2，说明搭建的仿真环境基本符合实际情况。

表3理想值与数模混合仿真值的比较5总结随着芯片制造工艺的进步以及单芯片片上系统（SoC ）的发展，芯片的功能越来越复杂，引脚数越来越多，故对芯片的测试成本以及测试资源有了新的要求。

新的ADC 测试结构能够在芯片不同的封装形式下，根据测试的基本需要灵活变换引脚测试资源，适应了芯片市场的需求，在实际应用中具有推广价值。

参考文献：[1]胡瑜，韩银和，李晓维.SoC 可测试性设计与测试计算[J].计算机研究与发展，2005,42(1):154.[2]RAJSUMAN R.Design and test of large embedded mem-ories:An overview[J].IEEE Design and Test of Computers,2001,18(3):16-27.[3]RAJSUMAN R.System-on-a-chip:Design and test [M].Artech House Inc,2000:157-192.[4]翁硕.基于Multisim 的数模混合电路仿真方法[J].苏州大学学报，2012,32(3):78.[5]鲁昌华，刘大伟.数模混合电路测试技术的研究[J].电测与仪表，2007,44(11):52-54.作者简介：王月玲（1974—），女，甘肃天水人，毕业于上海铁道大学电气自动化专业，从事集成电路设计工作。