第三章 组成原理之内部存储器

一种读操作会自动地刷新选中行中的所有 存储位元，但是由于存储的随机性，不能 准确地与之读操作出现的频率，无法阻止 数据丢失。 常用的刷新方式有三种，一种是集中式， 另一种是分散式，第三种是异步式。
集中式刷新：在整个刷新间隔内，前一段时间重复进行读/写周期 或维持周期，等到需要进行刷新操作时，便暂停读/写或维持周期， 而逐行刷新整个存储器，它适用于高速存储器。
30脚内存条设计成8位数据线，存储容量从256KB～32MB。 72脚内存条设计成32位数据总线 100脚以上内存条既用于32位数据总线又用于64位数据总线，
存储容量从4MB～512MB。
3.3.5 高级的DRAM结构
1、FPM DRAM 快速页模式动态存储器，它是根据程序的局部性 原理来实现的。读周期和写周期中，为了寻找一 个确定的存储单元地址，首先由低电平的行选通 信号RAS确定行地址，然后由低电平的列选信号 CAS确定列地址。下一次寻找操作，也是由RAS 选定行地址，CAS选定列地址，依此类推，如下 图所示。
刷新控制 与定时
刷新 计数器
地址线
A0 A1...A9 / A10 A11...A19
行地址 锁存器
2 选 1 M U X
行 译 码
存储阵列 1024*1024 *4位
……
……
A10 A11...A19
列地址 锁存器
列 译 码
输入输出缓冲 器与读出放大 器
……
CAS
Байду номын сангаас
RAS
R /W E
D4~D1
图3.7（b） 1M*4位DRAM
第三章 内部存储器
李淑敬

3.1 存储器概述 3.2 SRAM存储器 3.3 DRAM存储器 3.4 只读存储器和闪速存储器 3.5 并行存储器 3.6 cache存储器
3.1 存储器概述
3.1.1 存储器的分类 3.1.2 存储器的分级 3.1.3 主存储器的技术指标
d=设计要求的存储器容量/选择芯片存储器容量 位扩展法 [例2] 利用1M×4位的SRAM芯片，设计一个存储容
量为1M×8位的SRAM存储器。
解：所需芯片数量=(1M×8)/(1M×4)=2(片)
设计的存储器字长为8位，存储器容量不变。连接的 三组信号线与例相似，即地址线、控制线公用，数据 线分高4位、低4位，但数据线是双向的，与SRAM芯 片的I/O端相连接。见书上图3.9所示。
通常把各个字的同一个字的同一位集成在一个
芯片（32K×1）中，32K位排成256×128的 矩阵。8个片子就可以构成32KB。
地址译码器
采用双译码的方式（减少选择线的数目）。 A0~A7为行地址译码线 A8~A14为列地址译码线
读与写的互锁逻辑 控制信号中CS 是片选信号， CS 有效时（低电平），门G1、G2 均被打开。 OE 为读出使能信号， OE 有效时（低电平），门G2开启， 当写命令 WE =1时（高电平），门 G1关闭，存储器进行读操作。写 操作时，WE =0，门G1开启，门G2 关闭。注意，门G1和G2是互锁的， 一个开启时另一个必定关闭，这样保 证了读时不写，写时不读。
3.2.3 读/写周期波形图 读周期
读出时间Taq
读周期时间Trc
写周期
写周期时间Twc 写时间twd
存取周期
读周期时间Trc=写时间twd
[例1] 图3.5(a)是SRA的写入时序图。其中R/W是读/写命 令控制线，当 R / W 线为低电平时，存储器按给定地址把 数据线上的数据写入存储器。请指出图3.5(a)写入时序 中的错误，并画出正确的写入时序图。

高速缓冲存储器简称 cache，它是计算机系 统中的一个高速小容量 半导体存储器。 主存储器简称主存， 是计算机系统的主要存 储器，用来存放计算机 运行期间的大量程序和 数据。 外存储器简称外存， 它是大容量辅助存储器。
3.1.3 主存储器的技术指标
字存储单元：存放一个机器字的存储单元，相应的单元地址叫 字地址。 字节存储单元：存放一个字节的单元，相应的地址称为字节地 址。 存储容量：指一个存储器中可以容纳的存储单元总数。存储容 量越大，能存储的信息就越多。 存取时间又称存储器访问时间：指一次读操作命令发出到该操 作完成，将数据读出到数据总线上所经历的时间。通常取写操 作时间等于读操作时间，故称为存储器存取时间。 存储周期：指连续启动两次读操作所需间隔的最小时间。通常， 存储周期略大于存取时间(与物理实现细节有关），其时间单 位为ns。 存储器带宽：单位时间里存储器所存取的信息量，通常以位/ 秒或字节/秒做度量单位。
3.3.4 存储器容量的扩充 CPU对存储器进行读/写操作，首先由地 址总线给出地址信号，然后要发出读操作或 写操作的控制信号，最后在数据总线上进行 信息交流，要完成地址线的连接、数据线的 连接和控制线的连接。 存储器芯片的容量是有限的,为了满足实 际存储器的容量要求，需要对存储器进行扩 展。主要方法有：位扩展法、字扩展法、字 位同时扩展法。
3.3 DRAM存储器
3.3.1 DRAM存储位元的记忆原理 3.3.2 DRAM芯片的逻辑结构 3.3.3 读/写周期、刷新周期 3.3.4 存储器容量的扩充 3.3.5 高级的DRAM结构 3.3.6 DRAM主存读/写的正确性校验
3.3.1 DRAM存储位元的记忆原理 SRAM存储器的存储位元是一个触发 器，它具有两个稳定的状态。而DRAM存 储器的存储位元是由一个MOS晶体管和电 容器组成的记忆电路，如图3.6所示。
位扩展法：（例子见课本p73）只加大字长，而存储器的字 数与存储器芯片字数一致,对片子没有选片要求，使用8K×1
的RAM存储器芯片，组成8K×8位的存储器。
字存储容量扩展
给定的芯片存储容量较小（字数少），不满足设计要 求的总存储容量，此时需要用多片给定芯片来扩展字 数。三组信号组中给定芯片的地址总线和数据总线公 用，控制总线中 R / W公用，使能端EN不能公用，它由 地址总线的高位段译码来决定片选信号。所需芯片数 仍由 （d=设计要求的存储器容量/选择芯片存储器容量）决 定。 [例3] 用1M×8位的DRAM芯片设计2M×8位的DRAM 存储器解：所需芯片数d=（2M×8）/（1M×8） =2(片) 设计的存储器见书上图3.10所示。字长位数不变，地 址总线A0~A19同时连接到2片DRAM的地址输入端， 地址总线最高位有A20、A20，分别作为两片DRAM 的片选信号，两个芯片不会同时工作。
3.2 SRAM存储器
3.2.1 基本的静态存储元阵列 3.2.2 基本的SRAM逻辑结构 3.2.3 读/写周期波形图 主存（内部存储器）是半导体存储器。根据 信息存储的机理不同可以分为两类：
静态读写存储器(SRAM)：存取速度快，存储容
量不如DRAM大。 动态读写存储器(DRAM)
刷新缓冲器 刷新 行线 低 高 输出缓冲器/ 读放
DOUT
R /W
列 线
ON + -
低 高
输入缓冲器
1 高 位 线
DIN
（a）写1到存储单元
刷新缓冲器 刷新 行线 低 高 输出缓冲器/ 读放
DOUT
R /W
列 线
ON
低 低
输入缓冲器
0 低 位 线
DIN
（a）写0到存储单元
刷新缓冲器 刷新 行线 低 高 输出缓冲器/ 读放
2、CDRAM带高速缓冲存储器（cache)的动态存储器。
以SRAM保存一行内容的办法，对成块传送非常有利。如果连续的 地址高11位相同， 意味着属于同一行地址，那么连续变动的9位列 地址就会使SRAM中相应位组连续读出，这称为猝发式读取。 EDRAM的这种结构还带来另外两个优点： ●在SRAM读出期间可同时对DRAM阵列进行刷新。 ●芯片内的数据输出路径与输入路径是分开的，允许在写操作完成 的同时来启动同一行的读操作。
图3.14(a)
集中刷新方式
分散式刷新：把一个存储系统周期tc分为两半，周期前半段时间tm 用来读/写操作或维持信息，周期后半段时间tr作为刷新操作时间。 这样，每经过128个系统周期时间，整个存储器便全部刷新一遍。 这种方法不适合高速存储。
图3.14(b)
分散刷新方式
异步式刷新方式是前两种方式的结合。 采取的方法是在刷新 周期内分散地将所有的行刷新一遍的方法，具体做法是将刷 新周期除以行数，得到两次刷新操作之间的时间间隔t，利用 逻辑电路每隔时间t产生一次刷新请求。每隔t时间刷新计数 器加1，进行一次行刷新操作。 【例】 说明1M×1位DRAM片子的刷新方法，刷新周期定为8ms 。 【解】 如果选择一个行地址进行刷新， 刷新地址为A0—A8，因此这 一行上的2048个存储元同时进行刷新，即在8ms内进行512个周期 的刷新。按照这个周期数，512×2048＝1 048 567，即对1M位的 存储元全部进行刷新。刷新方式可采用：在8ms中进行512次刷新 操作的集中刷新方式，或按8ms÷512＝15.5μs刷新一次的异步 刷新方式。
字扩展法:仅在字向扩充，而位数不变。需由片选信号来区 分各片地址。用16K×8位的芯片采用字扩展法组成64K×8 位的存储器连接图。
字位同时扩展法:一个存储器的容量假定为M×N位，若使用 l×k 位的芯片(l＜M,k＜N)，需要在字向和位向同时进行扩展。 此时共需要(M/l)×(N/k)个存储器芯片。 【例】用16K×8位的DRAM芯片组成64K×32位存储器，画出 该存储器的组成逻辑框图。
3.1.2 存储器的分级 目前存储器的特点是：
速度快的存储器价格贵，容量小；
价格低的存储器速度慢，容量大。

在计算机存储器体系结构设计时，我 们希望存储器系统的性能高、价格低，那 么在存储器系统设计时，应当在存储器容 量，速度和价格方面的因素作折中考虑， 建立了分层次的存储器体系结构如下图所 示。