6位数字频率计
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数字频率计
目录
一、设计任务书
二、设计框图及整体概述
三、各单元电路的设计方案及原理说明
四、结果分析
五、体会和总结
附录一、电路设计总图
附录二、50MHz变成2Hz的模块VHDL语言源程序
附录三、FPGA实验开发板EP2C5T144C8芯片管脚锁定表
第页
一、设计任务书
设计一个6位数字频率计，测量范围为000000~999999；
应用QuartusII_7.2以自底向上层次化设计的方式设计电路原理图；
应用FPGA实验开发板下载设计文件，实现电路的功能。
二、设计框图及整体概述
1.设计框图
2、主要芯片及作用
T触发器：将2HZ的频率翻转成1HZ。
74192：1个74HC192能实现0~9的计数功能，6个74HC192可以连成0~999999的计数。74374：是8位的锁存器，可以选用3个来设计24位的锁存器。74374将计数器输出的测量数据暂时储存起来，并提供给数码管显示。
7448：是BCD—7段译码器，用来显示测量结果。
3、设计原理说明
数字频率计是专门用于测量交流信号周期变化速度的一种仪器，频率的定义是每秒时间内交流信号（电压或电流）发生周期性变化的次数。
因此频率计的任务就是要在1秒钟时间内数出交流信号从低电平到高电平变化的次数，并将测得的数据通过数码管显示出来。
50MHz 时钟信号通过模块VHDL 语言源程序变成2Hz 的时钟信号，通过T 触发器将2HZ 翻转成1HZ ，1HZ 经过分频产生3个电平信号，1秒脉宽的高电平提供给计数器工作；1秒脉宽的高电平提供给锁存器工作；0.5秒脉宽的高电平用于计数器清零。有了这三个电平信号，就可以用6片74192工作来计数000000~999999，74374用来锁存计数器输出的测量数据，再用7448译码器来显示出来。
三、各单元电路的设计方案及原理说明 1. 时钟分频模块
VCC
clk_50m
INPUT clk_1hz
OUTPUT
clk1clk
fenpin
inst
PRN
CLRN T
Q
TFF
inst2
VCC
时钟分频原理图
原理：50MHz 时钟信号通过模块VHDL 语言源程序变成2Hz 的时钟信号。将T 触发器的T 端接高电平，T 触发器则转化为T ’触发器，2HZ 的脉冲通过它变为1HZ 。
2. 时序产生模块
VCC
CLK_1HZ
INPUT EN_1S
OUTPUT
CLK
OUTPUT
CLR
OUTPUT
PRN
CLRN T
Q
TFF
inst
NOT
inst1NOT
inst2
VCC
AND2
inst4
时序产生原理图
原理：脉冲通过T ’触发器再次翻转后又变为0.5HZ ， EN 就是触发器Q 输出的脉冲，得到1秒脉宽的高电平，提供给计数模块工作； CLK 是触发器Q 输出的脉冲经过非门之后的脉冲，也得到1秒脉宽的高电平，提供给锁存模块工作； CLR 是经过非门之后的脉冲和1HZ 的脉冲经过非门之后再经过与门之后输出的脉冲 ，所以当输入的1HZ 脉冲为低电平和CLK 的脉冲为高电平时为高电平 ，得到0.5秒脉宽的高电平，用于计数器清零。
1Hz 的时钟经过分频产生以下3个电平信号：1秒脉宽的高电平，提供给计数模块工作；1秒脉宽的高电平，提供给锁存模块工作；0.5秒脉宽的高电平，用于计数器清零。
3．6位十进制计数模块
VCC clk INPUT VCC
en
INPUT VCC
clr
INPUT pin_name5
OUTPUT Q[3..0]
OUTPUT
COUNTER
D C A B CLR
UP DN LDN QB BON
CON QA QC QD 74192
inst
VCC
GND
AND2
inst7
Q[0]Q[1]Q[2]Q[3]
6位十进制计数原理图
原理：将74192的UP 端接脉冲（该脉冲由EN 和外来脉冲CLK 通过与门得到，当EN 和CLK 脉冲都为高电平时得到），DN 端接高电平为加法器，将CON 端接下一个74192的UP 端，进行进位。1个74HC192能实现0~9的计数功能，取 6个74HC192可以连成0~999999的计数。工作时，当外来脉冲停止或EN 为0，CLK 为1，CLR 为1，计数器停止计数，同时CLR 工作，数据清零。
4. 24位数据锁存模块
VCC
clk
INPUT VCC D0[3..0]INPUT VCC
D1[3..0]
INPUT VCC D2[3..0]INPUT VCC
D3[3..0]
INPUT VCC D4[3..0]INPUT VCC
D5[3..0]
INPUT Q0[3..0]OUTPUT
Q1[3..0]
OUTPUT
Q2[3..0]OUTPUT Q3[3..0]
OUTPUT
Q4[3..0]OUTPUT Q5[3..0]
OUTPUT
OCTAL D-FF
D1D2D3D4D6D5OE N D8D7CLK
Q2Q3Q5Q4Q6Q7Q8Q174374
inst
OCTAL D-FF
D1D2D3D4D6D5OE N D8D7CLK
Q2Q3Q5Q4Q6Q7Q8Q174374
inst1OCTAL D-FF
D1D2D3D4D6D5OE N D8D7CLK
Q2Q3Q5Q4Q6Q7Q8Q174374
inst2GND
Q0[1]Q0[0]Q0[2]Q0[3]Q1[0]Q1[1]Q1[2]Q1[3]
D0[0]
D0[1]D0[2]D0[3]D1[0]D1[1]D1[2]D1[3]
Q2[0]Q2[1]Q2[2]Q2[3]Q3[0]Q3[1]Q3[2]Q3[3]
D2[0]
D2[1]
D2[2]
D2[3]
D3[0]
D3[1]
D3[2]
D3[3]
Q4[0]Q4[1]Q4[2]Q4[3]Q5[0]Q5[1]Q5[2]Q5[3]
D4[0]
D4[1]
D4[2]
D4[3]
D5[0]
D5[1]
D5[3]
D5[2]
24位数据锁存原理图
原理：74374是三态反相八D 锁存器，有一个被测信号输入端CLK ，OEN 是输入使能端，低电平有效，所以要接地。由于要锁存24位，则要用3片74374锁存器，就是将6片74192输出的测量数据都锁存起来，则将74374的八个输入端分成2组。当ＣＬＫ为高电平时锁存器工作，将数据锁定，将计数器输出的测量数据暂存起来，并提供给数码管显示。
5. 数码管译码模块