6位数字频率计

数字频率计目录一、设计任务书二、设计框图及整体概述三、各单元电路的设计方案及原理说明四、结果分析五、体会和总结附录一、电路设计总图附录二、50MHz变成2Hz的模块VHDL语言源程序附录三、FPGA实验开发板EP2C5T144C8芯片管脚锁定表第页一、设计任务书设计一个6位数字频率计，测量范围为000000~999999；应用QuartusII_7.2以自底向上层次化设计的方式设计电路原理图；应用FPGA实验开发板下载设计文件，实现电路的功能。

二、设计框图及整体概述1.设计框图2、主要芯片及作用T触发器：将2HZ的频率翻转成1HZ。

74192：1个74HC192能实现0~9的计数功能，6个74HC192可以连成0~999999的计数。

74374：是8位的锁存器，可以选用3个来设计24位的锁存器。

74374将计数器输出的测量数据暂时储存起来，并提供给数码管显示。

7448：是BCD—7段译码器，用来显示测量结果。

3、设计原理说明数字频率计是专门用于测量交流信号周期变化速度的一种仪器，频率的定义是每秒时间内交流信号（电压或电流）发生周期性变化的次数。

因此频率计的任务就是要在1秒钟时间内数出交流信号从低电平到高电平变化的次数，并将测得的数据通过数码管显示出来。

50MHz 时钟信号通过模块VHDL 语言源程序变成2Hz 的时钟信号，通过T 触发器将2HZ 翻转成1HZ ，1HZ 经过分频产生3个电平信号，1秒脉宽的高电平提供给计数器工作；1秒脉宽的高电平提供给锁存器工作；0.5秒脉宽的高电平用于计数器清零。

有了这三个电平信号，就可以用6片74192工作来计数000000~999999，74374用来锁存计数器输出的测量数据，再用7448译码器来显示出来。

三、各单元电路的设计方案及原理说明 1. 时钟分频模块VCCclk_50mINPUT clk_1hzOUTPUTclk1clkfenpininstPRNCLRN TQTFFinst2VCC时钟分频原理图原理：50MHz 时钟信号通过模块VHDL 语言源程序变成2Hz 的时钟信号。

将T 触发器的T 端接高电平，T 触发器则转化为T ’触发器，2HZ 的脉冲通过它变为1HZ 。

2. 时序产生模块VCCCLK_1HZINPUT EN_1SOUTPUTCLKOUTPUTCLROUTPUTPRNCLRN TQTFFinstNOTinst1NOTinst2VCCAND2inst4时序产生原理图原理：脉冲通过T ’触发器再次翻转后又变为0.5HZ ， EN 就是触发器Q 输出的脉冲，得到1秒脉宽的高电平，提供给计数模块工作； CLK 是触发器Q 输出的脉冲经过非门之后的脉冲，也得到1秒脉宽的高电平，提供给锁存模块工作； CLR 是经过非门之后的脉冲和1HZ 的脉冲经过非门之后再经过与门之后输出的脉冲 ，所以当输入的1HZ 脉冲为低电平和CLK 的脉冲为高电平时为高电平 ，得到0.5秒脉宽的高电平，用于计数器清零。

1Hz 的时钟经过分频产生以下3个电平信号：1秒脉宽的高电平，提供给计数模块工作；1秒脉宽的高电平，提供给锁存模块工作；0.5秒脉宽的高电平，用于计数器清零。

3．6位十进制计数模块VCC clk INPUT VCCenINPUT VCCclrINPUT pin_name5OUTPUT Q[3..0]OUTPUTCOUNTERD C A B CLRUP DN LDN QB BONCON QA QC QD 74192instVCCGNDAND2inst7Q[0]Q[1]Q[2]Q[3]6位十进制计数原理图原理：将74192的UP 端接脉冲（该脉冲由EN 和外来脉冲CLK 通过与门得到，当EN 和CLK 脉冲都为高电平时得到），DN 端接高电平为加法器，将CON 端接下一个74192的UP 端，进行进位。

1个74HC192能实现0~9的计数功能，取 6个74HC192可以连成0~999999的计数。

工作时，当外来脉冲停止或EN 为0，CLK 为1，CLR 为1，计数器停止计数，同时CLR 工作，数据清零。

4. 24位数据锁存模块VCCclkINPUT VCC D0[3..0]INPUT VCCD1[3..0]INPUT VCC D2[3..0]INPUT VCCD3[3..0]INPUT VCC D4[3..0]INPUT VCCD5[3..0]INPUT Q0[3..0]OUTPUTQ1[3..0]OUTPUTQ2[3..0]OUTPUT Q3[3..0]OUTPUTQ4[3..0]OUTPUT Q5[3..0]OUTPUTOCTAL D-FFD1D2D3D4D6D5OE N D8D7CLKQ2Q3Q5Q4Q6Q7Q8Q174374instOCTAL D-FFD1D2D3D4D6D5OE N D8D7CLKQ2Q3Q5Q4Q6Q7Q8Q174374inst1OCTAL D-FFD1D2D3D4D6D5OE N D8D7CLKQ2Q3Q5Q4Q6Q7Q8Q174374inst2GNDQ0[1]Q0[0]Q0[2]Q0[3]Q1[0]Q1[1]Q1[2]Q1[3]D0[0]D0[1]D0[2]D0[3]D1[0]D1[1]D1[2]D1[3]Q2[0]Q2[1]Q2[2]Q2[3]Q3[0]Q3[1]Q3[2]Q3[3]D2[0]D2[1]D2[2]D2[3]D3[0]D3[1]D3[2]D3[3]Q4[0]Q4[1]Q4[2]Q4[3]Q5[0]Q5[1]Q5[2]Q5[3]D4[0]D4[1]D4[2]D4[3]D5[0]D5[1]D5[3]D5[2]24位数据锁存原理图原理：74374是三态反相八D 锁存器，有一个被测信号输入端CLK ，OEN 是输入使能端，低电平有效，所以要接地。

由于要锁存24位，则要用3片74374锁存器，就是将6片74192输出的测量数据都锁存起来，则将74374的八个输入端分成2组。

当ＣＬＫ为高电平时锁存器工作，将数据锁定，将计数器输出的测量数据暂存起来，并提供给数码管显示。

5. 数码管译码模块VCCQ0[3..0]INPUT VCCQ1[3..0]INPUT Q1A OUTPUT Q1B OUTPUT Q1C OUTPUT Q1D OUTPUT Q1E OUTPUT Q1F OUTPUT Q1GOUTPUTQ2A OUTPUT Q2B OUTPUT Q2C OUTPUT Q2D OUTPUT Q2F OUTPUT Q2E OUTPUT Q2GOUTPUTBCD TO 7SE GA C DB RBIN BINLTN OC OE OD OF OG OB OA RBON7448instBCD TO 7SE GA C DB RBIN BINLTN OC OE OD OF OG OB OA RBON7448inst1VCCQ0[0]Q0[1]Q0[2]Q0[3]Q1[0]Q1[1]Q1[3]Q1[2]数码管译码原理图原理：７４４８是共阴数码管，高电平驱动。

LTN 是测试灯。

ＲＢＩＮ，ＢＩＮ是消影，低电平有效所以都接高电平。

频率器是要用6个共阴数码管来显示的，但开发的FPGA 实验板上有4个数码管已经配置好CD4511译码器，剩下的两个是7位二进制直接驱动的，因此只需要将锁存器输出的4位二进制数进行译码，就选用了２个7448译码器，四、结果分析各个模块分别编译成功后，新建一个文件夹，将各模块有用的文件加入新建的文件夹中。

然后重新建立工程，画出电路设计总图，编译成功后，将原理图中各个引脚与FPGA 实验开发板EP2C5T144C8芯片管脚锁定表中相符编写好，再编译一次成功后下载到实验开发板进行测试。

测试时选择不同的频率，使数码管从0~999999显示。

如果数码管显示位置与显示器位置不同，则问题可能是各模块之间连接出错，或芯片管教编错。

若显示器显示都为零，则可能是时钟分频模块或时序模块出错，或是某处引脚没编号。

五、体会和总结一周的数电课程设计课，让我学会了很多，使我更加了解了QuartusII_7.2软件的功能及使用方法，同时也加深了自己对数电专业知识方面的认识。

刚开始上课时，老师跟我们说了这门课的要求是设计一个6位数字频率计，我听了以后觉得很难，感觉无从下手。

后来照着老师的要求，先画一个设计草图，考虑好用那些芯片，再分别用QuartusII_7.2软件以自底向上层次化设计的方式设计电路的每个模块，各模块编译仿真成功后，再把每个模块连接起来，画出电路总原理图。

在老师的带领下，我经过反复的练习，终于把6位数字频率计设计好了。

通过这一周的学习，我认识到要设计一种东西，不仅需要掌握一定的知识，耐心和细心也是必不可少的。

这次课程设计，同时也加强了我们动手、思考和解决问题的能力。

附录一：电路设计总图PI N_45VCC si g nal_i n INPUTPI N_17VCCCLK50m_i n INPUTPI N_103AA0OUTPUTPI N_104AA1OUTPUTPI N_112AA2OUTPUTPI N_113AA3OUTPUTPI N_114AA4OUTPUTPI N_115AA5OUTPUTPI N_118AA6OUTPUTPI N_119BB0OUTPUTPI N_120BB1OUTPUTPI N_121BB2OUTPUTPI N_122BB3OUTPUTPI N_125BB4OUTPUTPI N_126BB5OUTPUTPI N_129BB6OUTPUTPI N_135PI N_134PI N_133PI N_132C[3..0]OUTPUTPI N_3PI N_144PI N_143PI N_142E[3..0]OUTPUTPI N_9PI N_8PI N_7PI N_4F[3..0]OUTPUTPI N_141PI N_139PI N_137PI N_136D[3..0]OUTPUTcl k_50m cl k_1hzfenpi n1_380i n stCLK_1HZ EN_1SCLKCLRshi x u_380i n st1CLKENCLRD0[3..0]D1[3..0]D2[3..0]D3[3..0]D4[3..0]D5[3..0]j i s hu_380i n st2Q0[3..0]Q1[3..0]AA0AA1AA2AA3AA4AA5AA6BB0BB1BB2BB3BB4BB5BB6yi m a_380i n st4D0[3..0]D1[3..0]D2[3..0]D3[3..0]D4[3..0]D5[3..0]cl kQ0[3..0]Q1[3..0]Q2[3..0]Q3[3..0]Q4[3..0]Q5[3..0]suocun_380i n st3C[3..0]D[3..0]E[3..0]F[3..0]AA0AA1AA2AA3AA4AA5AA6BB0BB1BB2BB3BB4BB5BB6附录二、50MHz变成2Hz的模块VHDL语言源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity clk50Mto2Hz isport (clk50M : in std_logic;clk2Hz: out std_logic);end clk50Mto2Hz;architecture aa of clk50Mto2Hz issignal count_5000: integer range 0 to 4999;signal count: integer range 0 to 2500;signal clk_10Khz,clk_2Hz :std_logic;beginprocess(clk50M)beginif clk50M'event and clk50M='1' thenif count_5000=4999 thencount_5000<=0;clk_10Khz<='0';elsecount_5000<=count_5000+1;clk_10Khz<='1';end if;end if;end process;process(clk_10Khz)beginif clk_10Khz'event and clk_10Khz='1' thenif count=2499 thencount<=0;clk_2Hz<=not clk_2Hz;elsecount<=count+1;end if;end if;end process;clk2Hz<=clk_2Hz;end aa;附录三、FPGA实验开发板EP2C5T144C8芯片管脚锁定表信号名符号FPGA引脚号信号名符号FPGA引脚号信号名符号FPGA引脚号数码管7SLED A AA0 PIN103电平开关SWSW0 PIN70J4扩展口J4-3 PIN 24 AA1 PIN104 SW1 PIN69 J4-4 PIN25 AA2 PIN 112 SW2 PIN 67 J4-5 PIN28 AA3 PIN113 SW3 PIN65 J4-6 PIN30 AA4 PIN 114 SW4 PIN64 J4-7 PIN 31 AA5 PIN 115 SW5 PIN 63 J4-8 PIN 32 AA6 PIN118 SW6 PIN21 J4-9 PIN 40数码管7SLED B BB0 PIN 119 SW7 PIN22 J4-10 PIN 41 BB1 PIN 120LED发光二极管LEDG0 PIN86 J4-11 PIN42 BB2 PIN 121 LEDG1 PIN79 J4-12 PIN 43 BB3 PIN 122 LEDG2 PIN 76 J4-13 PIN44 BB4 PIN125 LEDG3 PIN75 J4-14 PIN 45 BB5 PIN126 LEDR0 PIN74 J4-15 PIN47 BB6 PIN 129 LEDR1 PIN73 J4-16 PIN48数码管7SLED C CC0 PIN132 LEDR2 PIN72 J4-17 PIN51 CC1 PIN133 LEDR3 PIN71 J4-18 PIN52 CC2 PIN134高速D/A转换器信号DACCLK PIN101 J4-19 PIN53 CC3 PIN135 DACD7 PIN100 J4-20 PIN 55数码管7SLED D DD0 PIN136 DACD6 PIN99 J4-21 PIN 57 DD1 PIN137 DACD5 PIN97 J4-22 PIN58 DD2 PIN 139 DACD4 PIN 96 J4-23 PIN59 DD3 PIN141 DACD3 PIN94 J4-24 PIN60数码管7SLED E EE0 PIN142 DACD2 PIN 93 8Hz时钟CLK1 PIN89 EE1 PIN 143 DACD1 PIN 92 可选时钟CLKIN PIN88 EE2 PIN144 DACD0 PIN8750M时钟CLK0 PIN 17 EE3 PIN3按键KEY0 PIN91数码管7SLED F FF0 PIN 4 KEY1 PIN 90 FF1 PIN7FF2 PIN8FF3 PIN 9。