一款结合数字校正技术的流水线ADC设计

集成电路设计与应用
櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶
IC Design and Application
DOI ：10.3969/j.issn.1003－353x.2011.09.012
基金项目：北京市科委基金项目（D0304004040111）一款结合数字校正技术的流水线ADC 设计
彭蓓1a ，万培元1b ，李浩2，黄冠中1b ，林平分
1a
（1.北京工业大学a．计算机学院；b．电控学院，北京100124；
2.中国科学技术大学物理学院，合肥230026）
摘要：基于65nm CMOS 工艺、1.2V 供电电压，设计了一款结合偏移双通道技术的流水线
模数转换器（analog-to-digital convertor ，ADC ）。

芯片的测试结果表明，该校正方法有效地消除和补偿了电容失配、级间增益误差和放大器谐波失真对流水线ADC 综合性能的制约。

流水线ADC
在125MS /s 采样率、3MHz 正弦波输入信号的情况下，信噪失真比（signal-and-noise distortion ratio ，SNDR ）从校正前的28dB 提高到61dB ，无杂散动态范围（spurious-free dynamic range ，
SFDR ）从校正前的37dB 提高到62dB 。

ADC 芯片的功耗为72mW ，面积为1.56mm 2。

偏移双通道数字校正技术在计算机软件上实现，数字电路在65nm CMOS 工艺、125MHz 时钟下估计得
出的功耗为12mW ，面积为0.21mm 2。

关键词：CMOS ；数字校正技术；偏移双通道技术；流水线模数转换器；信噪失真比中图分类号：TN792文献标识码：A 文章编号：1003－353X （2011）09－0701－04
Design and Implementation of Digital Calibrated Pipelined ADC
Peng Bei 1a ，Wan Peiyuan 1b ，Li Hao 2，Huang Guanzhong 1b ，Lin Pingfen 1a
（1.a．College of Computer Science ；b．College of Electronic Information and Control Engineering ，
Beijing University of Technology ，Beijing 100124，China ；
2.Department of Modern Physics ，University of Science and Technology of China ，Hefei 230026，China ）
Abstract ：A digital calibrated pipelined ADC based offset split ADC calibration technique with 65nm CMOS technology ，1.2V supply voltage was presented．The measured results indicate that the offset split ADC technique can effectively compensate for MDAC capacitor mismatch ，gain mismatch and nonlinear distortion ，and therefore improve the ADC performance．By employing digital calibration ，the SNDR is improved from 28dB to 61dB ，and the SFDR is improved from 37dB to 62dB with a 3MHz input signal at 125MS /S sampling rate．The ADC core consumes 72mW ，and area is 1.56mm 2．The digital calibration is implemented in PC ，and the estimated power and area of this part are 12mW and 0.21mm 2respectively ，in 65nm CMOS technology at 125MHz clock frequency．
Key words ：CMOS ；digital calibration ；offset split ADC calibration technique ；pipelined ADC ；signal-and-noise distortion ratio （SNDR ）
EEACC ：1265H
0引言
随着CMOS 工艺的发展，对模数转换器（ADC ）性能和功耗的要求越来越高。

流水线ADC
由于可以同时达到中高精度和中高速度的要求，应
用非常广泛。

然而电源电压不断下降给流水线ADC 设计带来了巨大的影响。

一方面数字电路在晶体管尺寸的持续缩小中不断获益，性能显著提高，制造成本不断降低；另一方面模拟电路面临的机遇小于挑战，机遇主要表现在纳米工艺有利于设
彭蓓等：一款结合数字校正技术的流水线ADC 櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶设计
计低精度高速的模拟电路，然而高精度模拟电路的传统设计方法面临着严峻的挑战。

首先低电源电压导致模拟电路输入信号的摆幅减小，限制了电路的信噪比（signal-to-noise ratio ，SNR ）；其次低供电电压和晶体管本征增益的降低不利于高增益放大器的设计；此外漏电流和短沟道效应使电路难以达到高精度要求。

为了解决在纳米CMOS 工艺下ADC 设计的困难，提高集成电路尺寸的持续可缩小性，且考虑到工艺演进对数字电路带来的持续优势和混合信号电路发展的趋势，使用数字信号处理方法来补偿或者校正CMOS 工艺下模拟电路的缺陷、提高电路性能的技术得到了广泛关注和快速发展［1－7］。

近年来结
合数字校正技术的ADC 设计成为国内外ADC 研究
的热点之一。

1
结合偏移双通道技术的流水线
ADC 设计
1.1
偏移双通道技术偏移双通道技术
［4］
的系统框图如图1所示。

图中有两条ADC 通路，分别同时对同一个输入信号进行转换。

假设ADC 的采样周期为T ，在输入信号V in （nT ）加入直流偏差+/－Δa 后，进入到两个流水线ADC A 和B 中，并通过各自的数字校正模块Digital Cal．A 和B 得到y A （n ）和y B （n ），y A （n ）和y B （n ）分别表示在第n 个采样时刻流水线ADC A 和B 在y 点的数字输出。

D a 为Δa 在数字域中的对应值，由于电路制造工艺的偏差，D a 和Δa 可能有偏差。

在数字域中y A （n ）和y B （n ）分别减去和加上D a 得到路径A 和B 的结果z A （n ）和z B （n ），z A （n ）和z B （n ）则表示第n 个采样时刻流水线ADC A 和B 在z 点的数字输出。

z A （n ）和z B （n ）的平均值是ADC 系统的输出D out （n ）。

当且仅当ADC A 和B 是增益为1的线性系统时，且D a =Δa ，z A （n ）和z B （n ）的差值e （n ）为0。

否则如果ADC A 或B 中含有非线性失真，可以通过最小均方算法（least mean square algorithm ，LMS ），用e （n ）驱动数字校正模块的系数和D a 更新。

当且仅当数字校正模块中的参数和D a 被完全校正或ADC A 和B 中的非线性失真和Δa 被消除时，e （n ）趋近于0。

图1偏移双通道ADC 系统图
Fig.1Architecture of offset split ADC injection
由于偏移双通道算法是基于均衡技术，只需要在流水线ADC 的第一级中加入直流偏差+/－Δa ，就可以同时校正多级子级中的增益误差、多层数模转换器（multiplying digital-to-analog converter ，MDAC ）的电容失配率和残差放大器的谐波失真三种非理想因素，具有校正速度快、模拟电路代价小等优点，且该算法对输入带宽没有限制。

利用工艺演进给数字电路带来的天然优势，把模拟电路的复杂度转移到数字电路中。

此算法还可以通过数字域两个ADC 的输出平均得到3dB 的SNR 增益。

因此偏移双通道技术是提高噪声限制的ADC 性能的一
种有效方法。

但是偏移双通道ADC 技术有其局限性：两个流水线ADC 设计将增加面积和功耗。

1.2
低功耗高性能流水线ADC 设计
流水线ADC 将模拟信号转化为数字信号的过程中，传统设计采用采样和保持放大器（sampling and hold amplifier ，SHA ）使输入信号保持不变，从而增强了ADC 的动态性能。

然而，SHA 的功耗可观而且对流水线ADC 的噪声影响很大。

因此，本文中流水线ADC 设计摒弃了SHA ，采用SHA-less 结构。

运算放大器是另一个影响流水线ADC 功耗和性能的关键部分。

运算放大器的功耗占到流水线ADC 模拟电路总功耗的一半以上，因此降低运算放大器的功耗对降低ADC 整体功耗至关重要。

此外运算放大器的高增益有助于减小流水级间增益误差，抑制放大器的谐波失真，是传统流水线ADC 高性能的保证。

由于本文提出的流水线ADC 设计中采用偏移双通道技术可以补偿ADC 的流水级间增益误差和非线性失真，从而降低了对运算放大器增益的要求，最大限度地保证低功耗以及高带宽。

图2为运算放大器的电路结构图。

为了得到大的输
彭蓓等：一款结合数字校正技术的流水线ADC 櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶设计
出信号幅度和快稳定速度，运算放大器牺牲了DC 增益（G dc =16dB ）以保证高信噪比和高速度。

运算放大器的共模反馈采用了两个电阻实现，把带宽增大到1GHz 以上。

同时由于两对差分晶体管M 1和M 2引入了相当大的寄生电容（C gs 和C gd ），影响到放大器的反馈系数，从而降低了放大器的增益。

为了补偿和消除C gd 的影响，采用两个交错耦合电容C 1和C 2增加闭环增益。

但是由于C gd 的大小与M 1和M 2的大小和工艺参数有关，无法获知其精确值，C 1和C 2的大小只能靠仿真数据估计出来。

图2运算放大器的结构
Fig.2Operational amplifer structure
为了进一步补偿寄生电容C gs 对放大器闭环增益的影响，本文还提出了一种新的技术：分离反馈电容以提高闭环增益。

这项技术与偏移双通道技术结合，不需要增加模拟电路，可以实现加入测试信号，同时减小反馈系数以提高闭环增益。

以2.5bit /级的流水线ADC 子级为例，其实现原理图如图3所示。

图3中将反馈电容分成两片C 1和C 5，其中C 1作为新的反馈电容，C 5实现了插入测试信号D inj V inj 。

采用分离反馈电容技术后的放大器闭环增益G cl 为
G cl =
∑5
i =1
C i A （V o ）
C 1A （V o ）
+∑5
i =1C i
（1）
式中，A 为放大器的开环增益。

从式（1）可以看出，与原结构相比，∑5i =1
C i 大小不变，该设计等效
于减小了反馈电容C 1，因而增加了放大器的闭环增益。

由于五管运算放大器仿真的开环增益仅为16dB ，本文提出的ADC 系统中每个通道的流水线
ADC 由8个2.5bit /级的子级和一个3bit 的闪烁型ADC （flash ADC ）组成。

图3分离反馈电容提高闭环增益原理图
Fig.3Split feedback capacitor to increase close loop gain
2测试结果
芯片在65nm 7M-1P CMOS 工艺下制造，照片如图4所示。

芯片由上下两个对称的流水线ADC 组成。

照片中从左到右依次为流水线ADC 第1至
第8个子级。

芯片不包括时钟和参考电压产生电
路，面积为1.56mm 2。

在1.2V 的供电电压、采样率为125MS /S 的条件下测得功耗为72mW 。

数字校正算法在计算机软件上实现，数字电路在
65nm CMOS 工艺、125MHz 时钟下估计得出的功
耗为12mW ，面积为0.21mm 2。

图4芯片照片Fig.4Chip micrograph
当流水线ADC 的采样率为125MS /s 、输入信号f in 为3MHz （归一化的采样频率为f in /f Nyquist =0.024）及V pp 为1.5V 的正弦信号时，数字校正前和校正后的测试结果如图5所示。

图5（a ）中显示的是未经校正的ADC 输出频谱，此时各个校正参数都设为初始值（即理想值）；图5（b ）是对MDAC 中的电容失配、因有限的运算放大器增益引起的级间增益误差和非线性失真进行校正后的ADC 输出频谱。

从图中可以看到，校正后的信噪失真比（SNDR ）和无杂散动态范围（SFDR ）分别提高了33dB 和25dB 。

彭蓓等：一款结合数字校正技术的流水线ADC 櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶
设计
3结语
研究了基于65nm CMOS 工艺，1.2V 供电电
压下结合数字校正技术的流水线ADC 的设计方法。

所设计的流水线ADC 采用偏移双通道技术来校正
流水级间增益误差、MDAC 的电容失配和放大器的非线性失真，降低了对模拟电路的性能要求，从而降低了ADC 的系统功耗。

此外流水线ADC 的模拟电路设计还采用了SHA-less 结构，五管运算放大器结构和分离反馈电容增大闭环增益等技术保证了
模拟电路的高速度和低功耗。

测试结果表明偏移双通道技术极大地提升了ADC 的性能，验证了其可行性。

该技术拓展了流水线ADC 的设计思路，丰富了ADC 的数字校正技术和设计方法。

本设计中采用开环增益只有16dB 的运算放大器完成高精度ADC 的设计，是对纳米CMOS 低电压下高性能ADC 设计的大胆尝试，具有重要的实用价值和指导意义。

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［7］HUNG L H ，LEE T C．A split-based digital background
calibration technique in pipelined ADCs ［J ］．IEEE Trans on Circuits and Systems II ，2009，56（11）：855－859．
（收稿日期：2011－04－07）
作者简介：
彭蓓（1984—），女，湖南娄底人，在读博士，研究方向为嵌入式系统设计、数字信号处理和集成电路设计；
林平分（1948—），女，山东人，北京工业大学教授，博士生导师，主要研究领域为ASIC 芯片开发和嵌入式系统设计。