第12章 时序逻辑电路
2020年智慧树知道网课《数字电子技术(广东工业大学)》课后章节测试满分答案
绪论单元测试1【判断题】(100分)世界上第一块集成电路芯片诞生于1947年。
（）A.对B.错第一章测试1【判断题】(10分)4位二进制数的最大数是1111B（）A.对B.错2【判断题】(10分)4位八进制数的最大数是8888O（）A.对B.错3【判断题】(10分)4位十六进制数的最大数是FFFFH（）A.错B.对4【判断题】(10分)与4位二进制数的最大值等值的十进制数是15（）A.对B.错5【判断题】(10分)与4位八进制数的最大值等值的十进制数是4038（）A.错B.对6【判断题】(10分)与4位十六进制数的最大值等值的十进制数为65535（）A.对B.错7【判断题】(10分)二进制数(1011.11)2的十进制数是11.3（）A.对B.错8【判断题】(10分)十进制数(26.335)10转换成二进制数是=(11010.011)2（）A.错B.对9【判断题】(10分)(000101010000)8421BCD是(150)10也是(96)16（）A.对B.错10【判断题】(10分)用BCD码表示十进制数(36)10=(00110111)8421BCD（）A.错B.对第二章测试1【判断题】(10分)两个变量的异或运算和同或运算之间是反逻辑的关系。
（）A.错B.对2【判断题】(10分)代入定理中对代入逻辑式的形式和复杂程度有限制。
（）A.对B.错3【判断题】(10分)将一个约束项写人逻辑函数式或不写入逻辑函数式,对函数的输出有影响。
（）A.错B.对4【判断题】(10分)将一个任意项写人逻辑函数式或不写入逻辑函数式,对函数的输出无影响。
（）A.对B.错5【判断题】(10分)去掉无关项才能得到更简单的逻辑函数化简结果。
（）A.对B.错6【判断题】(10分)逻辑运算是逻辑变量与及常量之间逻辑的算术运算，是数量之间的运算。
（）A.错B.对7【判断题】(10分)在逻辑代数中交换律和普通代数的运算规则是相同的。
时序逻辑电路典型例题分析
第六章时序逻辑电路典型例题分析第一部分：例题剖析触发器分析例1在教材图6.1所示的基本RS触发器电路中，若⎺R、⎺S 的波形如图P6.1（a）和（b），试分别画出对应的Q和⎺Q端的波形。
解：基本RS触发器，当⎺R、⎺S同时为0时，输出端Q、⎺Q均为1，当⎺R=0、⎺S=1时，输出端Q为0、⎺Q为1，当⎺R=⎺S=1时，输出保持原态不变，当⎺R=1、⎺S=0时，输出端Q为1、⎺Q为0，根据给定的输入波形，输出端对应波形分别见答图P6.1（a）和（b）。
需要注意的是，图（a）中，当⎺R、⎺S同时由0（见图中t1）变为1时，输出端的状态分析时不好确定（见图中t2），图中用虚线表示。
例2 在教材图6.2.3（a）所示的门控RS触发器电路中，若输入S 、R和E的波形如图P6.2（a）和（b），试分别画出对应的输出Q和⎺Q端的波形。
解：门控RS触发器，当E=1时，实现基本RS触发器功能，即：R=0（⎺R=1）、S=1（⎺S=0），输出端Q为1、⎺Q为0；R=1（⎺R=0）、S=0（⎺S=1）输出端Q为0、⎺Q为1；当E=0时，输出保持原态不变。
输出端波形见答图P6.2。
例3在教材图6.2.5所示的D锁存器电路中，若输入D、E的波形如图P6.3（a）和（b）所示，试分别对应地画出输出Q和Q端的波形。
解：D锁存器，当E=1时，实现D锁存器功能，即：Q n+1=D，当E=0时，输出保持原态不变。
输出端波形见答图P6.3。
例4在图P6.4（a）所示的四个边沿触发器中，若已知CP、A、B的波形如图（b）所示，试对应画出其输出Q端的波形。
设触发器的初始状态均为0。
解：图中各电路为具有异步控制信号的边沿触发器。
图（a）为边沿D触发器，CP上升沿触发，Q1n+1= A，异步控制端S D接信号C（R D=0），当C=1时，触发器被异步置位，输出Q n+1=1 ；图（b）为边沿JK触发器，CP上升沿触发，Q2n+1= A⎺Q2n +⎺BQ2n，异步控制端⎺R D接信号C（⎺S D =1），当C=0时，触发器被异步复位，输出Q n+1=0；图（c）为边沿D触发器，CP下降沿触发，Q3n+1= A，异步控制端⎺S D接信号C（⎺R D =1），当C=0时，触发器被异步置位，输出Q n+1=1；图（d）为边沿JK触发器，CP下降沿触发，Q4n+1= A⎺Q4n +⎺BQ4n，异步控制端R D接信号C（S D =0），当C=1时，触发器被异步复位，输出Q n+1=0。
时序逻辑电路的基本设计步骤
时序逻辑电路的基本设计步骤时序逻辑电路的基本设计步骤时序逻辑电路是由组合逻辑电路和存储元件组成的电路，其输出信号不仅取决于输入信号，还取决于过去的输入信号和内部状态。
时序逻辑电路广泛应用于计算机、通信、控制等领域。
本文将介绍时序逻辑电路的基本设计步骤。
第一步：确定功能需求在设计时序逻辑电路之前，首先需要明确该电路的功能需求。
这包括输入信号、输出信号、状态转移条件等。
例如，设计一个简单的计数器，其输入为时钟脉冲，输出为计数值。
在明确了功能需求之后，就可以开始进行具体的设计工作。
第二步：绘制状态图状态图是描述时序逻辑电路状态转移关系的一种图形化表示方法。
它由节点和边组成，其中节点表示系统所处的每个状态，边表示从一个状态到另一个状态的转移条件及相应操作。
绘制状态图有助于清晰地描述系统状态转移关系，并为后续的设计工作提供指导。
第三步：确定存储元件类型存储元件是时序逻辑电路中用来存储内部状态信息的元件。
常见的存储元件包括触发器、计数器、移位寄存器等。
在确定存储元件类型时，需要考虑电路的性能要求、成本以及可靠性等因素。
第四步：设计状态转移表状态转移表是将状态图中的节点和边转换为逻辑表达式的一种方法。
它列出了每个状态下的输入和输出信号以及下一个状态。
通过设计状态转移表，可以清晰地描述系统的功能和状态转移关系，并为后续的逻辑设计提供依据。
第五步：设计逻辑电路在完成前面几个步骤之后，就可以开始进行逻辑电路的设计工作了。
根据功能需求和状态转移表，将存储元件和组合逻辑电路结合起来，构成完整的时序逻辑电路。
在设计过程中，需要注意电路稳定性、延迟时间、功耗等因素。
第六步：仿真与验证完成时序逻辑电路的设计后，需要进行仿真与验证工作。
通过仿真软件对电路进行模拟，验证其是否满足功能需求和性能指标。
如果存在问题，则需要对电路进行调试和优化。
总结时序逻辑电路是一种复杂的电路，在设计过程中需要考虑多方面因素。
通过明确功能需求、绘制状态图、确定存储元件类型、设计状态转移表、设计逻辑电路以及进行仿真与验证等步骤，可以有效地完成时序逻辑电路的设计工作。
时序电路逻辑功能描述方式
时序电路逻辑功能描述方式时序电路是一种电子电路，其逻辑功能在不同时间点上发生变化。
在时序电路中，电路的输出不仅依赖于当前的输入信号，还依赖于过去的输入信号和电路的内部状态。
时序电路通常由触发器（Flip-Flop）和组合逻辑门组成。
触发器是一种存储元件，可以存储一个二进制位的状态。
组合逻辑门通过将触发器的输出连接起来，并根据输入信号的条件决定是否改变触发器的状态。
通过这种方式，时序电路可以实现复杂的逻辑功能。
为了描述时序电路的逻辑功能，我们可以使用状态图、状态表和状态方程等方式。
状态图（State Diagram）是时序电路的一种图形表示方法。
它通过节点和有向边来表示电路的不同状态和状态之间的转换关系。
每个节点表示一个电路的状态，每条边表示一种条件下的状态转换。
状态图可以直观地描述时序电路的逻辑功能。
状态表（State Table）是时序电路的一种表格表示方法。
它列出了电路的每个状态和每个状态下的输出。
状态表通常包括当前状态、下一个状态和输出信号等列。
状态表可以清晰地描述电路的逻辑功能，并方便进行状态迁移和输出信号的计算。
状态方程（State Equation）是时序电路的一种数学描述方法。
它通过逻辑代数或布尔代数的形式表示电路的当前状态、输入信号和输出信号之间的关系。
状态方程可以使用逻辑门的真值表或卡诺图来推导得到。
在描述时序电路的逻辑功能时，我们通常需要确定以下几个方面的内容：1.电路的输入信号：输入信号是时序电路的触发条件，决定触发器状态的改变。
输入信号可以是外部输入，如开关和按钮，也可以是其他逻辑电路的输出。
2.电路的内部状态：内部状态是触发器的状态，它存储了电路的前一时刻的信息。
内部状态可以是一个或多个触发器的组合。
3.电路的输出信号：输出信号是根据当前输入信号和内部状态计算得到的结果。
输出信号可以是一个或多个逻辑电平。
4.电路的逻辑功能：逻辑功能是指输入信号和输出信号之间的关系，在不同的状态和条件下，输出信号如何发生改变。
时序逻辑电路知识要点复习
《时序逻辑电路》知识要点复习一、时序逻辑电路1、时序逻辑电路：电路的输出状态不仅与同一时刻的输入状态有关，也与电路原状态有关。
时序逻辑电路具有记忆功能。
2、时序逻辑电路分类：可分为两大类：同步时序电路与异步时序电路。
（1）同步时序电路：各触发器都受到同一时钟脉冲控制，所有触发器的状态变化都在同一时刻发生。
（2）异步时序电路：各触发器没有统一的时钟脉冲(或者没有时钟脉冲)，各触发器状态变化不在同一时刻发生。
计数器、寄存器都属于时序逻辑电路。
3、时序逻辑电路由门电路和触发器组成，触发器是构成时序逻辑电路的基本单元。
二、计数器1、计数器概述：（1）计数器：能完成计数，具有分频、定时和测量等功能的电路。
（2）计数器的组成：由触发器和门电路组成。
2、计数器的分类：按数制分：二进制计数器、十进制计数器、N 进制(任意进制)计数器；按计数方式分：加法计数器、减法计数器、可逆计数器；按时钟控制分：同步计数器、异步计数器。
3、计数器计数容量（长度或模）:计数器能够记忆输入脉冲的数目，就称为计数器的计数容量（或计数长度或计数模），用 M 表示。
3 位二进制同步加法计数器：M=23=8，n 位二进制同步加法计数器：M=2n，n 位二进制计数器需要用n个触发器。
4、二进制计数器(1)异步二进制加法计数器：如下图电路中，四个JK触发器顺次连接起来，把上一触发器的Q 端输出作为下一个触发器的时钟信号，CP0=CP CP1=QCP2=Q1CP3=Q2，J=K=1J1=K1=1 J2=K2=1 J3=K3=1Q3Q2Q1Q为计数输出，Q3为进位输出，Rd 为异步复位（清0）这样构成了四位异步二进制加计数器。
在计数前清零，Q3Q2Q1Q=0000；第一个脉冲输入后，Q3Q2Q1Q=0001；第二个脉冲输入后，Q3Q2Q1Q=0010；第三个脉冲输入后，Q3Q2Q1Q=0011，……，第15个脉冲输入后，Q3Q2Q1Q=1111，第16个脉冲输入后，Q3Q2Q1Q=0000，并向高位输出一个进位信号，当下一个脉冲来时，进入新的计数周期。
时序逻辑电路的输出,与电路的原状态 -回复
时序逻辑电路的输出,与电路的原状态-回复时序逻辑电路的输出与电路的原状态息息相关，它们之间的关系是通过时钟信号来实现的。
时序逻辑电路是一种具有状态的电路，它会根据输入信号和当前的状态产生不同的输出信号。
其输出与电路的原状态有着密切的联系，下面我将一步一步回答这个问题，详细阐述时序逻辑电路的输出与电路的原状态之间的关系。
首先，让我们来了解一下时序逻辑电路的基本原理。
时序逻辑电路由触发器（flip-flop）和组合逻辑电路（combinational logic）两部分组成。
触发器用于存储电路的状态，而组合逻辑电路则用于实现输入信号对于状态的转换。
时序逻辑电路的最重要的特点就是其输出不仅与当前的输入信号有关，还与之前的输入信号和状态有关。
时序逻辑电路的输出由两个主要因素决定：输入信号和电路的当前状态。
输入信号就是电路的外部输入，它们会触发电路的状态变化。
电路的当前状态则由之前的输入信号和状态经过逻辑运算得到。
我们可以利用触发器来存储电路的状态，通常使用D触发器和JK触发器。
这些触发器有时也被称为时序存储器，因为它们能够存储电路的状态，并且在时钟信号到来时根据输入信号和当前状态产生输出。
时序逻辑电路的输出在时钟信号的控制下发生变化。
时钟信号是一个周期性的信号，它的高电平和低电平分别代表了一个时钟周期的开始和结束。
在每个时钟周期的上升沿或下降沿，电路会根据当前的状态和输入信号产生新的输出。
时钟信号的频率决定了电路的工作速度，它通常以赫兹（Hz）为单位表示。
时序逻辑电路的输出也可以被称为时钟输出，它在时钟周期的每个时间点都会有一个确定的值。
时序逻辑电路的输出是通过组合逻辑电路计算得到的。
组合逻辑电路是由逻辑门和逻辑门之间的连线组成的，它们根据输入信号和电路的当前状态计算出输出信号。
逻辑门实现了逻辑运算，例如与门、或门、非门等，它们能够实现逻辑与、逻辑或、逻辑非等运算。
组合逻辑电路的输出会被反馈到触发器中，以更新电路的状态。
电工与电子技术第十二章习题详解(陶桓齐)华中科技大学出版社
第12章习题解答12-1 已知由与非门组成的基本RS触发器和输入端D R、D S的波形如题图12-1所示，试对应地画出Q 和Q的波形，并说明状态“不定”的含义。
题图12-1解：12.2 已知可控RS触发器CP、R和S的波形如题图12-2所示，试画出输出Q的波形。
设初始状态分别为0和1两种情况。
题图12-2解：12-3 在主从结构的JK触发器中，已知CP、J、K的波形如题图12-3所示，试画出Q端的波形。
设初始状态Q=0。
题图12-3解：12-4 维持阻塞型D触发器的输入D和时钟脉冲CP的波形如题图12-4所示，试画出Q端的波形。
设初始状态Q = 0。
题图12-4解：12-5 在T触发器中，已知T和CP的波形如题图12.5所示，试画出Q端的波形。
设初始状态Q= 0。
题图12-5解：12-6 写出题图12-6所示电路的逻辑关系式，说明其逻辑功能。
题图12-6解：逻辑关系为：Q D AQ BQ==+所以其功能为JK触发器。
12-7 如题图12-7所示的电路和波形，试画出D端和Q端的波形。
设初始状态Q= 0。
题图12-7解：12-8 将主从型JK触发器转换为T'触发器有几种方案？画出外部连线图。
解：12-9 电路如题图12-9所示。
画出Q0端和Q1端在六个时钟脉冲CP作用下的波形。
设初态Q1=Q0= 0。
题图12-9解：12-10 用题图12.10(a)所给器件构成电路，并在示波器上观察到如图12.10（b）所示波形。
试问电路是如何连接的？请画出逻辑电路图。
(a) (b)题图12-10解：12-11 已知如题图12.11(a)所示电路的各输入端信号如题图12-11(b)所示。
试画出触发器输出端Q0和Q1的波形。
设触发器的初态均为0。
(a) (b)题图12-11解：12-12 已知电路和时钟脉冲CP及输入端A的波形如题图12-12所示，试画出输出端Q、1Q的波形。
假定各触发器初态为1。
(a ) (b )题图12-12解：12-13 已知题图12-13(a )所示电路中输入A 及CP 的波形如题图12-13(b )所示。
时序逻辑电路
3 ． 异步减 法计 数器
（1）3位递减计数器的状态
（2）电路组成
二 、 十进制计数器
十进制递减计数器的状态
1．电路组成
异步十进制加法计数器
2．工作原理
（1）计数器输入0～9个计数脉冲时，工作过程与4位二进制异步加法计数器完 全相同，第9个计数脉冲后，Q3Q2Q1Q0状态为1001。 （2）第10个计数脉冲到来后，此时计数器状态恢复为0000，跳过了1010~1111 的6个状态，从而实现842lBCD码十进制递增计数的功能。
④ 最 高 位 触 发 器 FF 3 是 在 Q 0 、 Q 1 、 Q 2 同 时 为 1 时 触 发 翻 转 ， 即 FF 0 ～ FF 2 原均为 1 ，作加 l 计数时，产生进位使 FF 3 翻转为 l 。
（2）电路组成
4位二进制同步加法计数器逻辑图
工
程
应
用
计数不正常的故障检测 第一步，先查工作电源是否正常；第二步，检查触 发器的复位端是否被长置成复位状态；第三步，用示波器观测计数脉冲是否加到 了触发器的CP端；第四步，替换触发器，以确定集成电路是否损坏。
第二节 计数器
在数字系统中，能统计输入脉冲个数的电路称为计数器。
一 、二进 制计 数器 1 ． 异步二 进制 加法计 数器
每输入一个脉冲，就进行一次加 1 运算的计数器称为加法 计数器，也称为递增计数器。 4 个 JK 触发器构成的异步加 法计数器如下图所示。
图中 FF 0 为最低位触发器，其控制端 C l 接收输入脉冲，输 出信号 Q 0 作为触发器 FF 1 的 CP ， Q 1 作为触发器 FF 2 的 CP ， Q 2 作为 FF 3 的 CP 。各触发器的 J 、 K 端均悬空，相当于 J = K =1 ，处于计数状态。各触发器接收负跳变脉冲信号时 状态就翻转，它的时序图见下图。
电子设计中的时序逻辑设计
电子设计中的时序逻辑设计时序逻辑设计是电子设计中非常重要的一个部分，它主要涉及到在数字电路中对信号的时序进行控制和调整，以确保电路能够按照预定的顺序正确地工作。
在电子设备中，时序逻辑设计直接影响着整个系统的性能、稳定性和功耗等方面。
首先，时序逻辑设计需要考虑时钟信号的控制。
时钟信号是数字系统中非常关键的一个信号，它提供了同步的时序参考，确保各个部分能够同时工作。
在时序逻辑设计中，需要合理地设置时钟信号的频率、相位和占空比等参数，以保证整个系统的稳定性和可靠性。
其次，时序逻辑设计还涉及到时钟域的概念。
数字系统中的不同部分可能工作在不同的时钟频率下，这就涉及到时钟域之间的数据传输和同步。
在时序逻辑设计中，需要考虑时钟域之间的同步问题，采取合适的方法来确保数据的正确传输和处理。
此外，时序逻辑设计还需要考虑信号的延迟和时序约束。
在数字系统中，信号的传输会存在一定的延迟，这可能会导致时序不一致的问题。
因此，在时序逻辑设计中，需要对信号的延迟进行分析和优化，以满足系统的时序约束要求，确保数据的正确性和稳定性。
在实际的时序逻辑设计中，通常会采用时序分析工具来辅助设计。
时序分析工具可以帮助设计工程师对时序逻辑进行建模和仿真，提前发现潜在的时序问题，并进行相应的优化。
通过时序分析工具，可以有效地提高设计的可靠性和稳定性。
总的来说，时序逻辑设计在电子设计中具有非常重要的地位，它直接影响着数字系统的性能和稳定性。
设计工程师需要充分理解时序逻辑设计的原理和方法，合理地设计时钟信号控制、时钟域同步和信号延迟等，以确保系统能够按照预期的时序要求正确地工作。
通过良好的时序逻辑设计，可以提高数字系统的性能和可靠性，满足不同应用领域的需求。
第12章 触发器与时序逻辑电路
数字电子技术
基本RS触发器是由输入信号直接控制触发器的输出状态。也 就是说R或S的到来，基本RS触发器将随之翻转，这在实际应用 中会有许多不便，尤其在时间关系上难以控制，弄不好会在各触 发器的状态转换关系上造成错乱。在实际工作中，常常要求某些 触发器按照一定的频率协调同步动作，为此我们希望有一种这样 的触发器，它们在一个称为时钟脉冲信号CP的控制下翻转，没有 CP就不翻转，CP来到后才翻转。以保证触发器在同步时刻到来 时才由输入信号控制输出状态。我们把这个控制脉冲信号称为时 钟脉冲CP（Clock Pulse），此时触发器的输出状态就由时钟脉 冲CP和输入信号共同决定。 这种由时钟脉冲和输入信号共同决定输出状态的触发器，称 为同步触发器或时钟触发器。同步RS触发器是其中最基本的一种 电路结构。
数字电子技术
基本RS触发器是触发器电路的基本结构形式，是构成其它类 型触发器的基础。从内部结构看，可分为由与非门组成的基本RS 触发器和或非门组成的基本RS触发器两种。
12.1.1 由与非门组成的基本RS触发器
1．电路结构及逻辑符号 由与非门组成的基本RS触发器内部电路结构及逻辑符号如图 12.1所示，它由两个与非门相互交叉耦合而成。有两个信号输入 端和，一般情况下，字母上的“非”表示低电平有效；有两个输 出端Q和，正常情况下，二者是相反的逻辑状态。这里所加的输 入信号（低电平）称为触发信号，由它们导致的转换过程称为翻 转。由于这里的触发信号是电平，因此这种触发器称为电平控制 触发器。
数字电子技术 综上所述，基本RS触发器具有复位（Q =0）、臵位（Q =1）、保持原状态三种功能，R为复位输入端，S为臵位输入端， 可以是低电平有效，也可以是高电平有效，取决于触发器的结构。 其缺点是由于输入信号直接控制触发器的输出状态，虽然电 路结构简单，但电路的抗干扰能力差；另外输入端R和S之间有约 束，限制了触发器的使用。
时序逻辑电路习题
触发器一、单项选择题：(1)对于D触发器，欲使Q n+1=Q n，应使输入D=。
A、0B、1C、QD、(2)对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=。
A、0B、1C、Q(4)请选择正确的RS触发器特性方程式。
A、B、C、 (约束条件为)D、(5)请选择正确的T触发器特性方程式。
A、B、C、D、(6)试写出图所示各触发器输出的次态函数(Q)。
n+1A、B、C、D、(7)下列触发器中没有约束条件的是。
A、基本RS触发器B、主从RS触发器C、同步RS触发器D、边沿D触发器二、多项选择题：(1)描述触发器的逻辑功能的方法有。
A、状态转换真值表B、特性方程C、状态转换图D、状态转换卡诺图(2)欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。
A、J=K=0B、J=Q,K=C、J=,K=QD、J=Q,K=0(3)欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。
A、J=K=1B、J=0,K=0C、J=1,K=0D、J=0,K=1(4)欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。
A、J=K=1B、J=1,K=0C、J=K=0D、J=0，K=1三、判断题：(1)D触发器的特性方程为Q n+1=D，与Q无关，所以它没有记忆功能。
（）n(2)同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。
（）(3)主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。
（）(8)同步RS触发器在时钟CP=0时，触发器的状态不改变( )。
(9)D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能( )。
(10)对于边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次( )。
四、填空题：(1)触发器有（）个稳态，存储8位二进制信息要（）个触发器。
(2)在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的（），触发方式为（）式或（）式的触发器不会出现这种现象。
时序逻辑电路习题解答
自我测验题1．图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是。
A．SR=0B．SR=1C．S+R=0D．S+R=1QG22QRS图T4.1 图T4.22．图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态，其RS⋅应为。
A．RS⋅=00C．RS⋅=10D．RS⋅=113．SR锁存器电路如图T4.3所示，已知X、Y波形，判断Q的波形应为A、B、C、D 中的。
假定锁存器的初始状态为0。
XYXYABCD不定不定（a）(b)图T4.34．有一T触发器，在T=1时，加上时钟脉冲，则触发器。
A．保持原态B．置0C．置1D．翻转5．假设JK触发器的现态Q n=0，要求Q n+1=0，则应使。
A．J=×，K=0B．J=0，K=×C．J=1，K=×D．J=K=16．电路如图T4.6所示。
实现AQQ nn+=+1的电路是。
A AA AA ．B ．C ．D ．图T4.67．电路如图T4.7所示。
实现n n Q Q =+1的电路是 。
CPCPCPA ．B ．C ．D ．图T4.78．电路如图T4.8所示。
输出端Q 所得波形的频率为CP 信号二分频的电路为 。
1A ． B ． C ．D ．图T4.89．将D 触发器改造成T 所示电路中的虚线框内应是 。
TQ图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 10．触发器异步输入端的作用是 。
A ．清0 B ．置1 C ．接收时钟脉冲 D ．清0或置1 11．米里型时序逻辑电路的输出是 。
A ．只与输入有关B ．只与电路当前状态有关C ．与输入和电路当前状态均有关D ．与输入和电路当前状态均无关12．摩尔型时序逻辑电路的输出是 。
A ．只与输入有关 B ．只与电路当前状态有关C ．与输入和电路当前状态均有关D ．与输入和电路当前状态均无关13．用n 只触发器组成计数器，其最大计数模为 。
A ．nB ．2nC ．n 2D ．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数B ．01100C ．01010D ．00111图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q 2 Q 1 Q 0为100，请问在时钟作用下，触发器下一状态Q 2 Q 1 Q 0为 。
时序逻辑电路的结构
时序逻辑电路的结构时序逻辑电路是一种数字电路，其输出不仅取决于当前的输入，还与之前的输入序列有关。
这种电路主要由组合逻辑电路和存储元件组成，存储元件用来存储状态信息。
下面将从五个方面详细介绍时序逻辑电路的结构。
1.输入和输出信号时序逻辑电路具有一组输入信号和一组输出信号。
输入信号用于改变电路的状态，而输出信号则表示电路的当前状态。
与组合逻辑电路不同的是，时序逻辑电路的输出信号不仅与当前的输入信号有关，还与其内部存储的状态信息有关。
2.存储元件存储元件是时序逻辑电路的核心部分，用于存储状态信息。
常见的存储元件包括触发器和寄存器等。
触发器在特定的时钟脉冲边缘触发下，根据输入信号的变化更新内部状态；寄存器则能够保存一个二进制数位的序列，常用于实现计数器、移位器等功能。
3.逻辑门逻辑门是实现逻辑运算的电路元件，用于处理输入信号并产生输出信号。
在时序逻辑电路中，逻辑门通常与存储元件配合使用，以实现特定的功能。
常见的逻辑门有与门、或门、非门等，这些门电路能够实现基本的逻辑运算。
4.时钟信号时钟信号是时序逻辑电路中控制电路运行的关键信号。
时钟信号通常是一个周期性的脉冲信号，用于控制触发器的触发时刻和状态更新。
在同步时序逻辑电路中，所有存储元件都在同一时钟信号的控制下进行状态更新。
5.反馈信号反馈信号是指从时序逻辑电路的输出端返回的信号，用于影响电路的下一个状态。
反馈信号通常由存储元件的输出提供，并作为输入信号的一部分影响下一个状态的计算。
通过适当的反馈设计，可以实现各种复杂的时序逻辑功能，如计数器、移位器等。
时序逻辑电路是一种重要的数字电路类型，其结构包含输入和输出信号、存储元件、逻辑门、时钟信号和反馈信号等方面。
通过这些组成部分的协同工作，时序逻辑电路能够实现各种复杂的逻辑功能，并在数字系统中得到广泛应用。
了解时序逻辑电路的结构和工作原理对于设计、分析和应用数字系统具有重要意义。
时序逻辑电路工作原理和方法
(b) 时序图
由状态图可以看出，当输入X ＝0时，在时钟脉冲CP 的作用下，电路的4个状态按递增规律循环变化，即：
00→01→10→11→00→… 当X＝1时，在时钟脉冲CP的作用下，电路的4个状态 按递减规律循环变化，即：
00→11→10→01→00→… 可见，该电路既具有递增计数功能，又具有递减计数 功能，是一个2位二进制同步可逆计数器。
X
FF0
FF1
&
Y
例 “1” 1T
Q0 =1 1T
Q1
C1
C1
CP
Q0
Q1
1 同步时序电路，时钟方程省去。
写
输出方程：YXQ1nXQ1n
输出与输入有关， 为米利型时序电路。
方
程 式
驱动方程： T1 X Q0n T0 1
2 求状态方程
T触发器的特性方程：
Qn1TQn
将各触发器的驱动方程代入，即得电路的状态方程：
3 计算、列状态表
Q Q
n 2
n 1
1 1
Q
n 1
Q
n 0
Q
n 1 0
Q
n 2
Y
Q
1nQ
n 2
Q Q
nn 11 22
nn 11 11
10 10
Q
nn 11 00
10
10
Y 0 10 10
现态
Q
n 2
Q
n 1
Q
n 0
000 001 010 011 100 101 110
111
YY 01101011110
1
1
Q
n 1
Q
n 0
Q
n 1
第十二章 时序逻辑电路 5.31
时序逻辑电路习题一、判断题1.由JK触发器和逻辑门电路可构成数码寄存器。
（）2.寄存器的功能是统计输入脉冲个数。
（）3.用4个触发器可以构成4位二进制计数器。
（）4.用4个触发器可以构成4位十进制计数器。
（）5.同步计数器的计数速度低于异步计数器。
（）6.触发器是功能最简单的时序逻辑电路。
（）二、选择题1、属于组合逻辑电路的部件是（）。
A、编码器 B、寄存器 C、触发器 D、计数器1.下列电路中不属于时序电路的是（）A．同步计数器B．数码寄存器 C．组合逻辑电路D．异步计数器2.如果一个寄存器的数码是“同时输入，同时输出”，则该寄存器是采用（）A．串行输入 B．并行输入输出 C．串行输入、并行输出 D．并行输入、串行输出3.右移寄存器在连续送入的CP脉冲作用下，存放的数码是（）A．从低位到高位串行输入，串并行输出 B．从低位到高位并行输入，串并行输出C．从高位到低位串行输入，串并行输出 D．从高位到低位并行输入，串并行输出4. 左移寄存器在连续送入的CP脉冲作用下，存放的数码是（）A．从高位到低位，串行输入，串并行输出B．从高位到低位，并行输入，串并行输出C．从低位到高位，串行输入，串并行输出D．从低位到高位，并行输入，串并行输出5.8421 BCD码0110表示十进制数为( )A．15 B．8 C．6 D．426.表示十进制数的10个数码，需要二进制数码的位数是（）A．2位 B．4位 C．3位D．10位三、综合题如图所示电路是用D触发器构成的4位二进制加法计数器。
试根据计数脉冲的顺序画出Q3、Q2、Q1、Q0的波形图。
8.试分析图所示电路的逻辑功能，它是哪种类型的计数器？列出连续八个CP脉冲作用下，输出端Q2、Q1、Q0状态表（设计数器原有状态为000）。
1.分析如图所示的两个计数器电路，说明这两个分别是多少进制的计数器（十进制计数器74160的功能表如下表）。
画出有效状态转换图。
2．图（a）中CP的波形如图（b）所示。
时序逻辑电路
《时序逻辑电路》说课稿我今天说课的题目是《时序逻辑电路》。
内容源自《数字电子技术》中的第五章。
下面，我将从课程的设置与定位、教学方法与学法、教学过程、板书设计、本节课评注五部分一一向大家介绍说明。
一、课程的设置与定位1.教材的地位和作用本节教学内容在教材中起着承上启下的作用。
逻辑门电路和组合逻辑电路是学习本节课的基础，它又为以后学习脉冲信号的转换与产生和数/模（D/A转换）和模/数（A/D转换）做铺垫,并且时序逻辑电路在实际中应用广泛。
2.教学目标根据我对教材的分析结合学生的实际情况，我确定以下教学目标：（1）知识目标1.掌握基本RS触发器的工作原理2.掌握基本RS触发器的逻辑功能3. 熟悉同步RS触发器（2）能力目标能运用触发器设计简单的时序逻辑电路（3）素质目标1.良好的道德素质2.过硬的职业素质3.高尚的人文素质3.教学重点和难点为了更好地实施新课程的教学理念，根据新大纲基本要求中对《时序逻辑电路》的要求，本人结合具体的教学情境，对本章内容进行了认真分析，特确定教学重点和难点如下：教学重点：基本RS触发器的逻辑图和符号基本RS触发器的工作原理同步RS触发器的工作原理教学难点：基本RS触发器的逻辑功能同步RS触发器的逻辑功能二、教学方法与学法1、教学理念教、学、做一体化。
“方法”教学与“能力”培养结合，建设“方法、知识、能力”三位一体的教学内容体系，以学生未来职业生活为切入点，贯彻职业教育“必需、够用”的原则，注重授课内容的实用性，构建“方法要点、能力要求、技能训练”实训体系，既突出“方法”的教学，指导学生“学会”，更重视“做”的过程与细小环节的指导，多种形式使学生快速建立起电路板与逻辑表达式之间的联系，把所学的理论知识与实践相结合，融会贯通，增强“教”与“学”的实用性与针对性。
2、学生分析学生文化基础参差不齐，学习兴趣各不相同，师生间可以围绕问题进行深入讨论，师生间是一种双向的沟通关系，为师者只是一个抛砖引玉之人，以启发式教学为指导思想，尊重学生的首创精神，使学生在讨论中得到知识的升华。
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GND b1 2
J
Q a1
Q
a1
GND b1 2
GND b1 2
Q
a1
GND b1 2
Q
J
Q
J
Q
0
0
Q
0
0
J
2
CP
K
2
计数脉冲
2. 状态表
Q3
Q2
Q1
Q0
1
a1
F3
GND 0
b1
2
CP
1
a1
F2
GND 0
b1
CP 2
2
1
a1
F1
GND 0
b1
2
CP
1
a1
F0
GND 0
b1
Q
Q
a1
b1
K
2
Q
Q
a1
b1
12.2.4 集成计数器 一、74LS393 3. 功能表
Vcc 2CP 2R 2Q0 2Q1 2Q2 2Q3
b1
2
CP
1
a1
F0
GND 0
b1
Q
Q
a1
b1
K
2
Q
Q
a1
b1
K
Q
Q
a1
b1
K
2
Q
Q
a1
b1
CP
Q0
Q1 Q2
Q3
Q0波形的频率是计数脉冲频率的二分之一； Q1波形的频率是Q0频率的二分之一；
Q
a1
GND b1 2
J
Q a1
Q
a1
GND b1 2
GND b1 2
Q
a1
GND b1 2
Q
J
Q
J
Q
0
0
Q
计数脉冲
Q3
Q2
Q1
Q0
十进制数
0
1 2 3
0
0 0 0
0
0 0 0
0
0 1 1
0
1 0 1
0
1 2 3
12.2.3 四位同步十进制加法计数器 1. 逻辑图与状态表
计数脉冲
Q3
Q2
Q1
Q0
十进制数
4
5 6 7
0
0 0 0
1
1 1 1
0
0 1 1
0
1 0 1
4
5 6 7
12.2.3 四位同步十进制加法计数器 1. 逻辑图与状态表
12.1.3 主从JK触发器 1. 结构和符号
结构
符号
S' J Q
R' KQ
2. 逻辑功能 (1) J = 0，K = 0 时，触发器保持原状态不变 (2) J = 0，K = 1 时，触发器为 0 态 (3) J = 1，R = 0 时，触发器为 1 态 (4) J = 1，K = 1 时，触发器状态翻转，具有计数功能
J 0 1 0 1
K 0 0 1 1
Qn+1 不变 1 0 翻转
功能 保持 置1 置0 计数
4. 真值表
12.1.4 其他典型触发器 一、D 触发器 1. 结构和符号
结构
符号
D
Qn+1
0 1
0 1
2. 逻辑功能 (1) D = 0 时，触发器为 0 态 (2) D = 1 时，触发器为 1 态 3. 真值表
K
Q
Q
a1
b1
K
2
Q
Q
a1
b1
计数脉冲 8 9 10
Q3 1 1 1
Q2 0 0 0
Q1 0 0 1
Q0 0 1 0
十进制数 8 9 10
11
1
0
1
1
11
Q
a1
GND b1 2
J
Q a1
Q
a1
GND b1 2
GND b1 2
Q
a1
GND b1 2
Q
J
Q
J
Q
0
0
Q
0
0
J
2
CP
K
2
计数脉冲
2. 状态表
2. 工作原理
(3) 第三位触发器F2，J2=K2=Q1Q0，当在Q1=Q0=1时，再 来一个计数脉冲则Q2翻转一次; (4) 第四位触发器F3，J3=K3=Q2Q1Q0，当在Q2=Q1=Q0=1 时，再来一个计数脉冲则Q3翻转一次
3. 波形图
CP
Q0
Q1 Q2
Q3
12.2.3 四位同步十进制加法计数器 1. 逻辑图与状态表
Q0 0 1 0 1 1
十进制数 12 13 14 15 0
Q
a1
GND b1 2
J
Q a1
Q
a1
GND b1 2
GND b1 2
Q
a1
GND b1 2
Q
J
Q
J
Q
0
0
Q
0
0
J
2
CP
K
2
计数脉冲
3. 波形图
Q3
Q2
Q1
Q0
1
a1
F3
GND 0
b1
2
CP
1
a1
F2
GND 0
b1
CP 2
2
1
a1
F1
GND 0
Q3
Q2
Q1
Q0
1
a1
F3
GND 0
b1
2
CP
1
a1
F2
GND 0
b1
CP 2
2
1
a1
F1
GND 0
b1
2
CP
1
a1
F0
GND 0
b1
Q
Q
a1
b1
K
2
Q
Q
a1
b1
K
Q
Q
a1
b1
K
2
Q
Q
a1
b1
计数脉冲 12 13 14 15 16
Q3 1 1 1 1 1
Q2 0 1 1 1 1
Q1 0 0 1 1 1
a1
b1
K
Q
Q
a1
b1
K
2
Q
Q
a1
b1
计数脉冲 0 1
Q3 0 0
Q2 0 0
Q1 0 0
Q0 0 1
十进制数 0 1
2
3
0
0
0
0
1
1
0
1
2
3
Q
a1
GND b1 2
J
Q a1
Q
a1
GND b1 2
GND b1 2
Q
a1
GND b1 2
Q
J
Q
J
Q
0
0
Q
0
0
J
2
CP
K
2
计数脉冲
2. 状态表
Q3
Q2
Q1
Vcc 2CP 2R 2Q0 2Q1 2Q2 2Q3
74LS393
1CP 1R 1Q0 1Q1 1Q2 1Q3 GND
74LS393各引脚的名称与功能如下： 1～6号引脚为计数器1的输入输出端，8～13为计数器2的 输入输出端。 14号引脚为+5V电源正极接入端； 7号引脚为“地”接入端，即电源负极；
12.1.4 其他典型触发器 二、T 触发器 1. 结构和符号
T CP
结构
符号
T
Qn+1
0 1
不变 计数
2. 逻辑功能 (1) T = 0 时，触发器为 0 态 (2) T = 1 时，触发器翻转计数 3. 真值表
12.1.4 其他典型触发器 三、T ′触发器 1. 逻辑结构图
CP 2. 逻辑功能 T ′触发器没有输入端，而仅有脉冲端，仅具有计数状态， 而不具备保持状态。
Vcc 2CP 2R 2Q0 2Q1 2Q2 2Q3
74LS393
1CP 1R 1Q0 1Q1 1Q2 1Q3 GND
74LS393是双四位异步二进制加法计数器芯片，其内部 制作了两个四位异步二进制加法计数器。
Q3
Q2
Q1
Q0
1
a1
F3
GND 0
b1
2
CP
1
a1
F2
GND 0
b1
CP 2
2
1
a1
F1
0
0
J
2
CP
K
2
计数脉冲
3. 波形图
Q3
Q2
Q1
Q0
1
a1
F3
GND 0
b1
2
CP
1
a1
F2
GND 0
b1
CPHale Waihona Puke 221a1
F1
GND 0
b1
2
CP
1
a1
F0
GND 0
b1
Q
Q
a1
b1
K
2
Q
Q
a1
b1
K
Q
Q
a1
b1
K
2
Q
Q
a1
b1
CP
Q0
Q1 Q2
Q3
Q2波形的频率是Q1频率的二分之一； Q3波形的频率是Q2频率的二分之一； 计数器具有分频的功能。
12.2.4 集成计数器 一、74LS393 2. 各引脚的作用