第二章逻辑门电路
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数电讲义--2章
1.0
VOL（max）0.5
输入标 准低电
平
0.4V
VNL
D VNH
E
V V 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0
SL VOFF VON
SH
Vi (V)
输入标准
高电平
2. 输入特性
+VCC
1) 输入伏安特性
iI
R1 3kΩ
1
-1.6 mA
<50 uA vI A
31
B
T1
1.4 V
和边沿，T4放大。 VO随iOH变化不大。 当由i于Oi以OHH受↑：线时功性,R耗变4上的化压限。降制增，大i0，H过T大3 、会T4烧饱毁和T，4管V，O随所
功耗 1mW IOH 400 A
输出高电平时的扇出系数 3.6V
R2 750Ω 2T3 Vc2 1 3 R4
VO
+VCC
R 4 +5V 100Ω
抗干扰能力越强。 高电平噪声容限
VNH= VSH ¯ VON 。
VNH越大，输入为1态下
抗干扰能力越强。
Vo (V)
4.0 A B
3.5
3.0
VOH（min）2.5 2.4V
C
2.0
1.5
A(0V, 3. 6V) B(0.6V, 3.6V) C(1.3V, 2.48V) D(1.4V, 0.3V) E(3.6V, 0.3V)
• 导通(VD>VTH) • 2、二极管的开关时间
截止5V(VDR<VT+H)
0V
D VD
uo
_
VF Vi
二极管开关状态的转换需要时间：
t1 t2
第二章逻辑门电路
& A
B
+V’CC RL
A B
&
线与
F A BC D
C
D
& CD
+V’CC RL & &
RL
构成总线输出
：多个逻辑门分时段
&
1
总线负载
共用同一条输出线
20
2.5.6
三态门
VT3
三态门符号 +VCC
VT4 VT2
A B EN
&
EN
VT1
A B EN
D
A B EN
F
VT5
vi vi vo
tpd tpd
vo
应大于tpd ，输出信号vo才能 完成响应。 如输入脉宽小于tpd ，则输出vo 不能产生完整响应，vo会保持 在原电平上基本不变。
(对称方波)
fmax=1/(2tpd)
fmax ：
3
传输延迟的仿真
由仿真知, 门延迟 tpd 150nS. 见
vi
25KHz
20uS
IIS IIS 。 1.4mA。
VCC VB1 R1
IIS
vI /V
1.4V
-0.5
IIS
-1.0 -1.5 -2.0
1V
I IS
3K IIS
R1
VCC
vB1
VT2 R3
VO=VOH
VT5
&
IIS
11
或非门(或门) 输入端有多个并接时：
并接接地时， 每个输入端流出电流IIS
IIS
A A•B=A+B VCC
-2~ -1.5V : VIL
B
+V’CC RL
A B
&
线与
F A BC D
C
D
& CD
+V’CC RL & &
RL
构成总线输出
：多个逻辑门分时段
&
1
总线负载
共用同一条输出线
20
2.5.6
三态门
VT3
三态门符号 +VCC
VT4 VT2
A B EN
&
EN
VT1
A B EN
D
A B EN
F
VT5
vi vi vo
tpd tpd
vo
应大于tpd ，输出信号vo才能 完成响应。 如输入脉宽小于tpd ，则输出vo 不能产生完整响应，vo会保持 在原电平上基本不变。
(对称方波)
fmax=1/(2tpd)
fmax ：
3
传输延迟的仿真
由仿真知, 门延迟 tpd 150nS. 见
vi
25KHz
20uS
IIS IIS 。 1.4mA。
VCC VB1 R1
IIS
vI /V
1.4V
-0.5
IIS
-1.0 -1.5 -2.0
1V
I IS
3K IIS
R1
VCC
vB1
VT2 R3
VO=VOH
VT5
&
IIS
11
或非门(或门) 输入端有多个并接时：
并接接地时， 每个输入端流出电流IIS
IIS
A A•B=A+B VCC
-2~ -1.5V : VIL
第02章 逻辑门电路
OC门的几种主要应用
实现线与逻辑
电路如右图所示，逻辑关系为
L L1 L2 AB CD
实现电平转换
如下图所示，可使输出高电平变为+12V
+12V
R
A& 3.4V 0.3V
12V F
0.3V
用作驱动电路
右图是用来驱动发光二极管的电路。
2.3.5 三态门
R1 4K
R2 1.6K
A
T1
T2 B
输出低电平时：NOL = IOLmax / IiLmax 输出高电平时：NOH = IOHmax / IiHmax
考虑最坏的情况，扇出系数：N = min(NL , NH)
TTL与非门的灌电流与拉电流负载
2.3.2 TTL与非门的特性及参数
平均传输延迟时间
tpd = 0.5(tpdL + tpdH ) 输出信号略滞后于输入信号. 典型值：纳秒级
Vo(V) VOH A 2.7
电压传输特性及相关参数 (1) 输出高电平 VOH
R1 4K
R2 1.6K
R4
VCC
130
A
B
B
T1
T3
T2
ቤተ መጻሕፍቲ ባይዱ
D3
F
D1
D2
R3
T4
1K
典型值VOH ≥ 3.4V
VOHmin是满足输出电流指标时， 输出高电平允许的最低值，一 般要求 VOHmin ≥ 2.7V
C
(2) 输出低电平 VOL
(5) 关门电平 VOFF
保证T4截止 输出高电平 时, 输入低电平的最大值.
VOFF ≥ 0.8V
2.3.2 TTL与非门的特性及参数
数字电子技术基础第三版第二章答案
第二章逻辑门电路第一节重点与难点一、重点:1．TTL与非门外特性（1）电压传输特性及输入噪声容限：由电压传输特性曲线可以得出与非门的输出信号随输入信号的变化情况,同时还可以得出反映与非门抗干扰能力的参数U on、U off、U NH和U NL。
开门电平U ON是保证输出电平为最高低电平时输入高电平的最小值。
关门电平U OFF是保证输出电平为最小高电平时,所允许的输入低电平的最大值。
（2）输入特性:描述与非门对信号源的负载效应。
根据输入端电平的高低，与非门呈现出不同的负载效应，当输入端为低电平U IL时,与非门对信号源是灌电流负载，输入低电平电流I IL通常为1~1.4mA.当输入端为高电平U IH时，与非门对信号源呈现拉电流负载，输入高电平电流I IH通常小于50μA。
（3）输入负载特性:实际应用中，往往遇到在与非门输入端与地或信号源之间接入电阻的情况,电阻的取值不同,将影响相应输入端的电平取值。
当R≤关门电阻R OFF时,相应的输入端相当于输入低电平；当R≥ 开门电阻R ON时，相应的输入端相当于输入高电平。
2．其它类型的TTL门电路（1)集电极开路与非门（OC门）多个TTL与非门输出端不能直接并联使用,实现线与功能.而集电极开路与非门（OC门）输出端可以直接相连,实现线与的功能，它与普通的TTL与非门的差别在于用外接电阻代替复合管.(2）三态门TSL三态门即保持推拉式输出级的优点，又能实现线与功能。
它的输出除了具有一般与非门的两种状态外，还具有高输出阻抗的第三个状态，称为高阻态，又称禁止态.处于何种状态由使能端控制.3．CMOS逻辑门电路CMOS反相器和CMOS传输门是CMOS逻辑门电路的最基本单元电路，由此可以构成各种CMOS逻辑电路。
当CMOS反相器处于稳态时，无论输出高电平还是低电平，两管中总有一管导通，一管截止，电源仅向反相器提供nA级电流，功耗非常小。
CMOS器件门限电平U TH近似等于1/2U DD，可获得最大限度的输入端噪声容限U NH和U NL=1/2U DD。
数字电子技术基础第三版第二章答案
第二章逻辑门电路第一节重点与难点一、重点：1．TTL与非门外特性（1）电压传输特性及输入噪声容限：由电压传输特性曲线可以得出与非门的输出信号随输入信号的变化情况，同时还可以得出反映与非门抗干扰能力的参数U on、U off、U NH和U NL。
开门电平U ON是保证输出电平为最高低电平时输入高电平的最小值。
关门电平U OFF 是保证输出电平为最小高电平时，所允许的输入低电平的最大值。
（2）输入特性：描述与非门对信号源的负载效应。
根据输入端电平的高低，与非门呈现出不同的负载效应，当输入端为低电平U IL时，与非门对信号源是灌电流负载，输入低电平电流I IL通常为1～1.4mA。
当输入端为高电平U IH时，与非门对信号源呈现拉电流负载，输入高电平电流I IH通常小于50μA。
（3）输入负载特性：实际应用中，往往遇到在与非门输入端与地或信号源之间接入电阻的情况，电阻的取值不同，将影响相应输入端的电平取值。
当R≤关门电阻R OFF时，相应的输入端相当于输入低电平；当R≥ 开门电阻R ON时，相应的输入端相当于输入高电平。
2．其它类型的TTL门电路（1）集电极开路与非门（OC门）多个TTL与非门输出端不能直接并联使用，实现线与功能。
而集电极开路与非门（OC 门）输出端可以直接相连，实现线与的功能，它与普通的TTL与非门的差别在于用外接电阻代替复合管。
（2）三态门TSL三态门即保持推拉式输出级的优点，又能实现线与功能。
它的输出除了具有一般与非门的两种状态外，还具有高输出阻抗的第三个状态，称为高阻态，又称禁止态。
处于何种状态由使能端控制。
3．CMOS逻辑门电路CMOS反相器和CMOS传输门是CMOS逻辑门电路的最基本单元电路，由此可以构成各种CMOS逻辑电路。
当CMOS反相器处于稳态时，无论输出高电平还是低电平，两管中总有一管导通，一管截止，电源仅向反相器提供nA级电流，功耗非常小。
CMOS器件门限电平U TH近似等于1/2U DD，可获得最大限度的输入端噪声容限U NH和U NL=1/2U DD。
第二章 逻辑门电路
• （2）放大状态：当VI为正值且大于死区电压时，三极 管导通。有 V V V
IB
I BE
Rb
I
Rb
• 此时，若调节Rb↓，则IB↑，IC↑，VCE↓，工作点沿着负 载线由A点→B点→C点→D点向上移动。在此期间，三极管 工作在放大区， 其特点为： IC＝βIB。 • 三极管工作在放大状态的条件为： 发射结正偏，集电结反偏
VIL VOL
VNL
0
4、扇入与扇出数： 1）扇入数： 取决于它的输入端的个数。 2）扇出数: MIN (NOH, NOL)
拉电流工作情况： 输出为高电平时，与 非门带拉电流负载
N OH
I OH （驱动门） I IH （负载门）
0 1
4
IIH II
L
输出为低电平时，与 灌电流工作情况： 非门带灌电流负载
0
T3 通
该与非门输 出低电平， 门 2 T3导通
集电极开路TTL“与非”门（OC门）
OC门的结构
当输入端全为高电 VCC 逻辑符号： 平时，T2、T3导通， A A A R 输出为低电平； L B B B 输入端有一个为 低 电 平 时 ， T2 、 输出逻辑电平： T3 截 止 ， 输 出 高 低电平0.3V 电 平 接 近 电 源 电 （5-30V） TTL与非门 高电平为VC 压VC。 OC门完成 集电极开路与非门（OC门） “与非”逻辑功 能
§2.3
CC
基本逻辑门电路
真值表
一、二极管“与门”及“或门”电路 A V (5V) 1、与门电路： 0 0 R 3k 0 A 1 L 1 B 1 C 1
A，B，C 任一为0V，其中一个 二极管导通，VL被钳制在0.7V
第2章 逻辑门电路
第二章（1） 第二章（ 2
20102010-9-14
2.1.1 非门
定义：输入与输出信号状态满足“ 定义：输入与输出信号状态满足“非”逻辑关系。 逻辑关系。 逻辑符号： 逻辑符号： 非门电路： 非门波形图： 非门电路： 非门波形图：
非门工作特点： 非门工作特点： ● 当输入端A 为高电平1（+5V）时，晶体管 当输入端A 为高电平1 +5V） 导通， 端输出0.2～0.3V的电压 的电压， 导通，L 端输出0.2～0.3V的电压，属于低电平 范围； 范围； ● 当输入端为低电平0（0V）时，晶体管截止，晶体管集电 当输入端为低电平0 0V） 晶体管截止， 发射极间呈高阻状态，输出端L的电压近似等于电源电压； 极—发射极间呈高阻状态，输出端L的电压近似等于电源电压； ● 任何能够实现 L = A “非”逻辑关系的电路均称为“非门”， 逻辑关系的电路均称为“非门” 也称为反相器。式中的符号“ 表示取反， 也称为反相器。式中的符号“-”表示取反，在其逻辑符号的输出 端用一个小圆圈来表示。 端用一个小圆圈来表示。
同或门电路： 同或门电路：
逻辑符号： 逻辑符号：
提
示
双输入端同或门波形图： 双输入端同或门波形图：
当输入端A 当输入端A、B 的电平 状态互为相反时，输出端L 状态互为相反时，输出端L 一定为低电平； 一定为低电平；而当输入端 A、B 的电平状态相同时， 的电平状态相同时， 一定为高电平。 输出端 L 一定为高电平。
20102010-9-14
第二章（1） 第二章（
3
2.1.2 与门
定义：输入与输出信号状态满足“ 定义：输入与输出信号状态满足“与”逻辑关系。 逻辑关系。 与门电路： 逻辑符号： 与门波形图： 与门电路： 逻辑符号： 与门波形图：
20102010-9-14
2.1.1 非门
定义：输入与输出信号状态满足“ 定义：输入与输出信号状态满足“非”逻辑关系。 逻辑关系。 逻辑符号： 逻辑符号： 非门电路： 非门波形图： 非门电路： 非门波形图：
非门工作特点： 非门工作特点： ● 当输入端A 为高电平1（+5V）时，晶体管 当输入端A 为高电平1 +5V） 导通， 端输出0.2～0.3V的电压 的电压， 导通，L 端输出0.2～0.3V的电压，属于低电平 范围； 范围； ● 当输入端为低电平0（0V）时，晶体管截止，晶体管集电 当输入端为低电平0 0V） 晶体管截止， 发射极间呈高阻状态，输出端L的电压近似等于电源电压； 极—发射极间呈高阻状态，输出端L的电压近似等于电源电压； ● 任何能够实现 L = A “非”逻辑关系的电路均称为“非门”， 逻辑关系的电路均称为“非门” 也称为反相器。式中的符号“ 表示取反， 也称为反相器。式中的符号“-”表示取反，在其逻辑符号的输出 端用一个小圆圈来表示。 端用一个小圆圈来表示。
同或门电路： 同或门电路：
逻辑符号： 逻辑符号：
提
示
双输入端同或门波形图： 双输入端同或门波形图：
当输入端A 当输入端A、B 的电平 状态互为相反时，输出端L 状态互为相反时，输出端L 一定为低电平； 一定为低电平；而当输入端 A、B 的电平状态相同时， 的电平状态相同时， 一定为高电平。 输出端 L 一定为高电平。
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第二章（1） 第二章（
3
2.1.2 与门
定义：输入与输出信号状态满足“ 定义：输入与输出信号状态满足“与”逻辑关系。 逻辑关系。 与门电路： 逻辑符号： 与门波形图： 与门电路： 逻辑符号： 与门波形图：
第2章-逻辑门电路
类似74HC,可直接与TTL接口
高速，可代替74HC
高速，可代替74HCT
2.4.1．MOS反相器
2. MOS反相器
(1)电阻负载MOS电路：
如图2－37（a）所示，在这种反相器 中，输入器件是增强型MOS管，负载是线性 电阻。这种反相器在集成电路中很少采用。
(2)E/E MOS(Enhancement/Enhancement MOS) 反相器：
2.三态输出门电路(TSL门) 图227 三态门
三态输出门电路简称三态门,用 TSL(Three Sate Logic)表示，TSL电路的 主要特点是输出共有3种状态，即逻辑高电 平、逻辑低电平和高阻态。
图2-27所示为三态门电路及逻辑符号。 图中EN为三态使能端，A、B为输入逻辑变 量，Y为电路输出。
74F
速度比标准系列快近5倍, 功耗低于标准系列
2.2.1．TTL与非门的典型电路 及工作原理
1. 电路结构
电路由输入级、中间级和输出级三部 分组成。
2. 基本工作原理
（1）TTL工作在关态（截止态）
当输入信号A、B、C中少一个为低电 位（0.3V）时:
VO = VOH = VCC – VR2 – VBE3 – VD4 =5V－0.7V－0.7V =3.6V
实现了输出高电平，此时TTL工作在关 态，也称截止态。
（2）TTL工作在开态（饱和态）
输出电压Vo为
VO = VOL = VCES4 = 0.3V 实现了输出低电平，此时TTL工作在开 态，也称饱和态。
通过以上分析可知，当输入信号中至 少一个为低电位，即VI=ABC= VIL时，输出 高电平，即VO = VOH ；当输入信号全部为 高电位时，即VI=ABC= VIH时，输出低电平， 即VO = VOL。说明电路实现了与非门的逻辑 关系，即
高速，可代替74HC
高速，可代替74HCT
2.4.1．MOS反相器
2. MOS反相器
(1)电阻负载MOS电路：
如图2－37（a）所示，在这种反相器 中，输入器件是增强型MOS管，负载是线性 电阻。这种反相器在集成电路中很少采用。
(2)E/E MOS(Enhancement/Enhancement MOS) 反相器：
2.三态输出门电路(TSL门) 图227 三态门
三态输出门电路简称三态门,用 TSL(Three Sate Logic)表示，TSL电路的 主要特点是输出共有3种状态，即逻辑高电 平、逻辑低电平和高阻态。
图2-27所示为三态门电路及逻辑符号。 图中EN为三态使能端，A、B为输入逻辑变 量，Y为电路输出。
74F
速度比标准系列快近5倍, 功耗低于标准系列
2.2.1．TTL与非门的典型电路 及工作原理
1. 电路结构
电路由输入级、中间级和输出级三部 分组成。
2. 基本工作原理
（1）TTL工作在关态（截止态）
当输入信号A、B、C中少一个为低电 位（0.3V）时:
VO = VOH = VCC – VR2 – VBE3 – VD4 =5V－0.7V－0.7V =3.6V
实现了输出高电平，此时TTL工作在关 态，也称截止态。
（2）TTL工作在开态（饱和态）
输出电压Vo为
VO = VOL = VCES4 = 0.3V 实现了输出低电平，此时TTL工作在开 态，也称饱和态。
通过以上分析可知，当输入信号中至 少一个为低电位，即VI=ABC= VIL时，输出 高电平，即VO = VOH ；当输入信号全部为 高电位时，即VI=ABC= VIH时，输出低电平， 即VO = VOL。说明电路实现了与非门的逻辑 关系，即
第二章逻辑门电路_数字逻辑与系统
第二章逻辑门电路逻辑门是组成数字电路的基本单元，集成逻辑门主要有双极型集成逻辑门和MOS集成逻辑门。
常用的双极型逻辑门电路有以下几类：①晶体管 -晶体管逻辑电路（Transistor - Transistor Logic），简称TTL电路。
②射极耦合逻辑电路（Emitter Coupled Logic），简称ECL电路。
③集成注入逻辑电路（Integrated Injection Logic），简称I2L电路。
④高阈值逻辑电路(High Threshold Logic),简称HTL电路。
常用的MOS逻辑门电路有：NMOS门电路、PMOS门电路和CMOS门电路。
数字集成电路按集成度可分为四类：①SSI (Small Scale Integration)（100个以下等效门）。
②MSI (Medium Scale Integration)（100～1000个等效门）。
③LSI (Large Scale Integration)（<104个等效门）。
④VLSI (Very Large Scale Integration)（>104个以上等效门）。
逻辑门是组成数字电路的基本单元，集成逻辑门主要有双极型集成逻辑门和MOS集成逻辑门。
常用的双极型逻辑门电路有以下几类：①晶体管 -晶体管逻辑电路（Transistor - Transistor Logic），简称TTL电路。
②射极耦合逻辑电路（Emitter Coupled Logic），简称ECL电路。
③集成注入逻辑电路（Integrated Injection Logic），简称I2L电路。
④高阈值逻辑电路(High Threshold Logic),简称HTL电路。
常用的MOS逻辑门电路有：NMOS门电路、PMOS门电路和CMOS门电路。
数字集成电路按集成度可分为四类：①SSI (Small Scale Integration)（100个以下等效门）。
电子技术基础数字部分第二章逻辑门电路经典课件
V5
A
V1
V2
F 输出管
V3
R2
输入级
中间级 （推拉式）输出级
（中间放大且驱动互补输出）
（1）A＝1时，V1管处于发射结与集电结倒置使用放大状态，V2、V3导通，V4截止,有F=0；
VCC
+2.5V
高电平箝位电路提高输出的正向抗干扰能 力；（低电平输入时正向波动导致V导通，
但只要仍有IQ的存在即VZ导通，仍可以保证 高电平输出）
加速电容
A
提高低电平输入的 正向抗干扰能力
IRC RC
VZ
IQ
Cb
F
Rb
V
R' VCC
饱和的深度提高高电平输入时的负向抗干扰能力； 但饱和深度又降低了开关速度，增加了电路损耗；
1、逻辑非：某件事物发生的条件与结果相反的逻辑关系。 2、非门：实现逻辑非运算，且单端输入单端输出的电路。
3、BJT非逻辑电路基本结构及工作原理
VCC
Rb
A
RC
V
F
电位表
VA VF V 0V 5V 止 5V 0.3V 通
4、非门符号
1
A
F
实现了非 逻辑功能
真值表
AF 01 10
5、BJT非逻辑电路改进
CMOS负载
V OH(min)/V TTL负载
CMOS负载
V OL(max)/V TTL负载
VDD/VCC/V tpd/ns PD/mW NO VNH/V VNL/V
CMOS
74HC 74HCT
0.001 －0.001 －0.02
－4
0.001 －0.001 －0.02
－4
0.02
第二章 逻辑门电路1
5V
较大正偏 电压
0.2~0.3V
c、e间相当于一个受iB控制的开关
BJT的开关条件
工作状态
条件
截 止
iB≈0
放 大
0 < iB <
I CS
饱
和
iB > I CS
发射结和集 发射结正偏， 发射结和集 偏置情况 电结均为反偏 集电结反偏 电结均为正偏
V CC ICS iCi＝ ICS ≈ ≈ CC C＝ Rc V Rc
Rc2
截 T2 饱和 止
相当于一 R个小电阻 c4
3.6
T4
集电极电流加大， D T3迅速截止
vI
0.2 集电极电流
T1
1.4V
vO
负载 T饱和 3
Re2
基区电荷迅速消散
饱和到截止，需要基区电荷消散时间
2)在T2、T3由截止→饱和（输出1 →0），
输入级提供大的正向基流，B区电子快速积累，
T2、T3快速饱和。 VCC
2.4V
1
VOH(min) VNH VIH(min) VIL(max)
1
2V
定义： 高电平噪声容限 VNH=VOH-VIH 低电平噪声容限 VNL=VIL-VOL 体现一种容错能力 对于TTL 74系列： VNH=2.4V-2V=0.4V VNL=0.8V-0.4V=0.4V
0.4V
VNL
0
0.8V
1
&
V V
“1”: 悬空或接+5V
1
·
2.4V
VOH(min)
2.输出高电平VOH（输入至少一个为0）
典型值：3.6V; 标准高电平 VOH=2.4V 3.输出低电平VOL（输入全为1）
较大正偏 电压
0.2~0.3V
c、e间相当于一个受iB控制的开关
BJT的开关条件
工作状态
条件
截 止
iB≈0
放 大
0 < iB <
I CS
饱
和
iB > I CS
发射结和集 发射结正偏， 发射结和集 偏置情况 电结均为反偏 集电结反偏 电结均为正偏
V CC ICS iCi＝ ICS ≈ ≈ CC C＝ Rc V Rc
Rc2
截 T2 饱和 止
相当于一 R个小电阻 c4
3.6
T4
集电极电流加大， D T3迅速截止
vI
0.2 集电极电流
T1
1.4V
vO
负载 T饱和 3
Re2
基区电荷迅速消散
饱和到截止，需要基区电荷消散时间
2)在T2、T3由截止→饱和（输出1 →0），
输入级提供大的正向基流，B区电子快速积累，
T2、T3快速饱和。 VCC
2.4V
1
VOH(min) VNH VIH(min) VIL(max)
1
2V
定义： 高电平噪声容限 VNH=VOH-VIH 低电平噪声容限 VNL=VIL-VOL 体现一种容错能力 对于TTL 74系列： VNH=2.4V-2V=0.4V VNL=0.8V-0.4V=0.4V
0.4V
VNL
0
0.8V
1
&
V V
“1”: 悬空或接+5V
1
·
2.4V
VOH(min)
2.输出高电平VOH（输入至少一个为0）
典型值：3.6V; 标准高电平 VOH=2.4V 3.输出低电平VOL（输入全为1）
数字电子技术基础第二章重点(最新版)
EXIT
逻辑门电路
2.2 半导体二极管和三极管的开关特性
2.2.1 二极管开关特性
Vcc
利用二极管的单向导电
性，此电路相当于一个受外
R
加电压极性控制的开关。
D
uI
uo
二极管开关电路
假定：UIH=VCC ，UIL=0 当uI=UIH时，D截止，uo=VCC=UOH 当uI=UIL时，D导通，uO=0.7=UOL
在数字系统的逻辑设计中，若采用NPN晶体管 和NMOS管，电源电压是正值，一般采用正逻辑。 若采用的是PNP管和PMOS管，电源电压为负值， 则采用负逻辑比较方便。 今后除非特别说明，一律采用正逻辑。
EXIT
逻辑门电路
2.1 概述
二、获得高低电平的方法及高电平和低电平的含义
获得高、低电平的基本原理
－－－ 开关断开 －－－ 开关闭合
EXIT
逻辑门电路
2.2.2半导体三极管的开关特性 一、三极管的开关作用及其条件
iC 临界饱和线 放大区
uI=UIL
+ uBE
三怎极样管控为制什它么饱和I的能C(sMa开用t) T和作关开S ？关？Q
-
区
O UCE(sat)
三极管关断的条件和等效电路
当输入 uI 为低电平，使 uBE < Uth时，三极管截止。
一、电路结构
输入级主要由三极管 T1 、基极电
阻 R1 和钳位二极管D1组成。
D1 为输入钳位二极管输，出用级以抑制
V1
V输入扰导这2 入时电通不端，压，但出大输抑D1现于入制不V的二端了3工中负极负输作间极管电入V，5级性导压端当由R其V式起干通被的45输和中输构T倒扰电钳负入3V出成、V相。压在极5的3结组推D放，正时性-负2构成0拉、大与常，干.极7，。作信二扰V性上号极，干，输管对
逻辑门电路
2.2 半导体二极管和三极管的开关特性
2.2.1 二极管开关特性
Vcc
利用二极管的单向导电
性，此电路相当于一个受外
R
加电压极性控制的开关。
D
uI
uo
二极管开关电路
假定：UIH=VCC ，UIL=0 当uI=UIH时，D截止，uo=VCC=UOH 当uI=UIL时，D导通，uO=0.7=UOL
在数字系统的逻辑设计中，若采用NPN晶体管 和NMOS管，电源电压是正值，一般采用正逻辑。 若采用的是PNP管和PMOS管，电源电压为负值， 则采用负逻辑比较方便。 今后除非特别说明，一律采用正逻辑。
EXIT
逻辑门电路
2.1 概述
二、获得高低电平的方法及高电平和低电平的含义
获得高、低电平的基本原理
－－－ 开关断开 －－－ 开关闭合
EXIT
逻辑门电路
2.2.2半导体三极管的开关特性 一、三极管的开关作用及其条件
iC 临界饱和线 放大区
uI=UIL
+ uBE
三怎极样管控为制什它么饱和I的能C(sMa开用t) T和作关开S ？关？Q
-
区
O UCE(sat)
三极管关断的条件和等效电路
当输入 uI 为低电平，使 uBE < Uth时，三极管截止。
一、电路结构
输入级主要由三极管 T1 、基极电
阻 R1 和钳位二极管D1组成。
D1 为输入钳位二极管输，出用级以抑制
V1
V输入扰导这2 入时电通不端，压，但出大输抑D1现于入制不V的二端了3工中负极负输作间极管电入V，5级性导压端当由R其V式起干通被的45输和中输构T倒扰电钳负入3V出成、V相。压在极5的3结组推D放，正时性-负2构成0拉、大与常，干.极7，。作信二扰V性上号极，干，输管对
第2章 逻辑门电路
等式两边的真值表如表1.3所示： 等式两边的真值表如表1.3所示： 1.3所示
A
0 0 1 1
B
0 1 0 1
A⋅ B
1 1 1 0
A+ B
1 1 1 0
2. 常用公式
利用上面的公理、定律、规则可以得到一些常用的公式。 利用上面的公理、定律、规则可以得到一些常用的公式。
（1）吸收律
A+A·B = A
工作原理 请自行分析
◆ 多变量的函数表达式
● ● ● ● ●
与 或 与非 或非
F=A·B·C… F=A+B+C…
F = A⋅ B ⋅C
F = A+ B +C
等等 ◆ 运算的优先级别
与或非 F = AB + CD
括号→非运算→与运算→ 括号→非运算→与运算→或运算
2.3 逻辑变量与逻辑函数
F=A+B
当输入端A 当输入端A、B 的电平 状态互为相反时，输出端L 状态互为相反时，输出端L 一定为高电平；当输入端A 一定为高电平；当输入端A、 B的电平状态相同时输出L 的电平状态相同时输出L 一定为低电平。 一定为低电平。
4. 同或门
◆ 能够实现 同或” L = A ⋅ B + A ⋅ B = A⊙B “同或”逻辑关系的 电路均称为“同或门” 由非门、 电路均称为“同或门”。由非门、与门和或门组合而成的同或门 及逻辑符号如下图所示。 及逻辑符号如下图所示。
F = A ⋅ B ⋅C ⋅ D ⋅ E
1. 要保持原式中逻辑运算的优先顺序； 保持原式中逻辑运算的优先顺序； 原式中逻辑运算的优先顺序 2. 不是一个变量上的反号应保持不变，否则就要出错。 不是一个变量上的反号应保持不变，否则就要出错。 上的反号应保持不变
第2章 逻辑门电路
R2 T3
VCC R5 IR5 T4 IL
RL
VO (V )
3
2
1
0
5 10 15 20 IL (mA)
低电平输出电流
V CC
T2
RL
VO (V )
T5
IL
3
2
R3
1
0.2
5 10 15 20 IL (mA )
例2.5.1：门电路的输入特性曲线和输出特性曲线 分别由图2.5.4、图2.5.8、图2.5.9给出。对于 图2.5.10所示的电路，要求G1的输出高电平满 足VOH≥3.2V，输出低电平满足VOL≤0.2V。
C
VEE
VEE
（b）
F2 =A+B+B+C+D=A+B+BC D
F3 =B +C +D F4 = A+B+BC+BC= AB+BC+BC
F5=A+B+BC+BC=A+BC+BC
2.7 MOS管的开关特性 2.7.1 MOS管的开关特性
结构示意图，符号：N沟道MOS管
SG D
N+
N+
P
D G
S
漏极特性和转移特性
&
VIL
nm
m'
... ...
VIL
&
&
I IL
&
2.5.6 三态门
VCC
R1
R2
T3
R5
A
T4
T1
T2
F
B
EN
D
T5
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CMOS门电路逻辑分析 TTL门电路特点 CMOS门电路特点
√
√
√
√ √ √
《数字电子技术基础》
四、其它电路
分立元件门电路
图2.3.4
与非门电路
《数字电子技术基础》
第二节
分立元件门电路
图2.3.5
或非门电路
思考：如何用分立元件画出与或非门、异或门 和同或门的电路图？
《数字电子技术基础》
第三节
一、集成电路概述
双极型集成门电路
• 所谓集成电路，即把电路中的半导体器件、电阻、 电容及连线等制作在一个半导体基片上，构成一个完 整的电路，并封装在一个管壳内。 • 集成电路的优点：体积小、重量轻、可靠性高、寿 命长、功耗小、成本低、工作速度高。 • 通常把一个封装内含有等效逻辑门的个数或元器件
电路具有以下特点：
制造工艺简单、成品率高、功耗低、集成度高、抗
干扰能力强，适合大规模集成电路。
《数字电子技术基础》
第四节
MOS型门电路
数字逻辑电路中的MOS管均是增强型MOS管，特点如下： 当|UGS|>|Uon| 时，管子导通，导通电阻很小，D、S之间相 当开关闭合。 当|UGS|<|Uon| 时，管子截止， D、S之间相当于开关断开。
MOS型门电路
传输门相当于开关断开。 CL
上电压保持不变，传输门可
1. C 为低电平： T1、T2 截止，
以保存信息。
2. C 为高电平： T1、T2 中至
C
少有一只管子导通，使
u I /u O
u I /u O
TG
C
UO=UI， 相 当 于 开 关 闭 合 ， 传输门传输信息。
《数字电子技术基础》
第四节
输入低电平 VIL 0V 。
电平偏移：输出与输入的数值不相等； 不能直接驱动负载。
《数字电子技术基础》
第二节
二、二极管或门
分立元件门电路
输入高电平 VIH 3V ，输入低电
逻辑电平 A/v B/v Y/v 0 0 3 3 0 3 0 3 0 2.3 2.3 2.3 真值表 A B Y 0 0 1 1 0 1 0 1 0 1 1 1
正逻辑和负逻辑
《数字电子技术基础》
第一节
理想开关元件：
概
述
1、在接通状态，电阻为0；流过开关的电流完 全由外电路决定。 2、断开状态下，阻抗为无穷大；流过开关的电 流为0。 3、断开与接通之间的转换能在瞬间完成；开关 时间为0。
《数字电子技术基础》
第一节
双极型三极管的结构
概
述
c n b p n e
c p b n p e
图2.2.1 双极型三极管的两种结构
《数字电子技术基础》
第一节
概
述
二极管的开关电路
三极管的开关电路
《数字电子技术基础》
第二节
一、二极管与门
分立元件门电路
设V 5V ，输入高电平 V 3V， IH CC
逻辑电平 A/v B/v Y/v 0 0 3 3 0 3 0 3 0.7 0.7 0.7 3.7 真值表 A B Y 0 0 1 1 0 1 0 1 0 0 0 1
NMOS
PMOS
《数字电子技术基础》
第四节
MOS型门电路
为提高工作速度，降低输出阻抗和功耗，目前广
泛采用由PMOS和NMOS两管组成的互补型MOS电路，
简称CMOS电路。
◈ CMOS反相器
◈ 其它类型的CMOS门电路
《数字电子技术基础》
第四节
一、CMOS反相器
MOS型门电路
1. 输入低电平UIL = 0V:
双极型集成门电路
Y A B
或逻辑关系是通
'
过将 T2和 T2 两个三
极管的输出端并联来 实现的。
图2.4.6 TTL或非门的结构
《数字电子技术基础》
第三节
双极型集成门电路
（4）TTL集成与或非门
AB+CD
图2.4.7 TTL与或非门的结构
《数字电子技ቤተ መጻሕፍቲ ባይዱ基础》
第三节
（5）TTL集成异或门
双极型集成门电路
的个数定义为集成度。
《数字电子技术基础》
第三节
双极型集成门电路
图2.4.1
集成电路图例
《数字电子技术基础》
第三节
双极型集成门电路
SSI：＜100个等效门 MSI：＜103个等效门
按集成度分
LSI ：＜104个等效门 VLSI：＞104个以上等效门
TTL电路
按制造工艺不同分
双极型集成电路 MOS型集成电路
《数字电子技术基础》
第三节
双极型集成门电路
图2.4.11 OC门输出并联的接法和逻辑图
《数字电子技术基础》
第三节
4、三态输出门
双极型集成门电路
EN=1时：
D截止， Y AB。 EN=0时：
T2 T5 截止，
VB4 0.7V D导通，
T4 截止，
T4也截止，输出 图2.4.12 使 高电平有效的三态门 呈高阻态
载的能力。 输入端钳位二极管 D1 ，抑制 输入端可能出现的负极性干
扰脉冲，防止输入电压为负 时，发射极电流过大，起保 护作用。
《数字电子技术基础》
第三节
双极型集成门电路
（2）TTL集成与非门
多发射极三极管实 现与逻辑关系。
图2.4.5 TTL与非门的结构
Y AB
《数字电子技术基础》
第三节
（3）TTL集成或非门
三、CMOS模拟开关
MOS型门电路
电路结构：
C
u I /u O
SW
u I /u O
《数字电子技术基础》
第四节
四、CMOS与非门
MOS型门电路
与非门工作原理：
当 A 和 B 为高电平时：输出 低电平；
当 A 和 B 有一个或一个以上
低电平时：电路输出高电 平。 结论：电路实现与非逻辑功能。
F AB
输出高组态状态。 高组态、高电平、低电平
《数字电子技术基础》
第三节
双极型集成门电路
图2.4.13
低电平有效的三态门
《数字电子技术基础》
第三节
双极型集成门电路
图2.4.14 用三态输出门接成总线结构
图2.4.15 用三态输出门实现数据的 双向传输
《数字电子技术基础》
第四节
MOS型门电路
只有一种载流子参与导电的单极型逻辑门电路-MOS集成电路。 MOS集成电路主要包括NMOS、PMOS以及CMOS 电路。
MOS型门电路
反相器1
反相器2
反相器3
A=0，B=1：TG断，F=1。
结论：电路实现异或逻辑功能。 F A B AB AB
《数字电子技术基础》
第二章
教学内容 二、三极管、MOS开关特性 分立元件门电路
逻辑门电路
本章小结
基本要求
熟练掌握 正确理解 一般了解 √ √
TTL门电路逻辑分析
《数字电子技术基础》
第三节
双极型集成门电路
3、集电极开路（OC）与非门
图2.4.9
推拉式输出级并联的情况
《数字电子技术基础》
第三节
双极型集成门电路
RL UC
A B
&
F
图2.4.10
OC门与非门电路结构及国标符号
OC门工作时需外接电源和电阻，电源电压和
阻值要选择得当，做到既保证输出的高低电平符合 要求，输出端三极管的负载电流又不过大。
《数字电子技术基础》
第四节
五、CMOS或非门
MOS型门电路
或非门工作原理：
当 A 和 B 为低电平时：输出高 电平 当 A 和 B 有一个或一个以上 高电平时：电路输出低电 平 结论：电路实现或非逻辑功能。
F A B
《数字电子技术基础》
第四节
六、CMOS异或门
输入A、B相同 A=B=0：TG 断 开 ， 则 C=B=1，F=C=0。 A=B=1 ： TG 接 通 ， C=B=1， 反 相 器 2 的 两只MOS管都截止， 输出F=0。 输入A、B不同 A=1，B=0：TG通，F=1；
平 VIL 0V 。
同样存在电平偏移问题； 只能用于集成电路内部的逻辑单元。
《数字电子技术基础》
第二节
分立元件门电路
输入为高电平，输出为低电平； 输入为低电平，输出为高电平。
三、三极管非门（反相器）
VB
为确保输入低电平时 可靠截止，接入负电源 VEE 和电阻 R2 ；
《数字电子技术基础》
第二节
《数字电子技术基础》
第三节
输出级形式（一）
双极型集成门电路
两三极管总有一个导通 一个截止。
《数字电子技术基础》
第三节
输出级形式（二）
双极型集成门电路
《数字电子技术基础》
第三节
双极型集成门电路
VI VIL 时, T1 发射结导通;
2、常用TTL门电路 （1）TTL反相器 ● TTL反相器的工作原理
UGS1＜Uon1
2
T1截止
|UGS2|＞Uon T2导通 电路中电流近似为零，输出 高电平UOH≈UDD。 2. 输入高电平UIH=UDD
T1 通 、 T 2 止 ， 输 出 低 电 平
UOL≈0V。
条件：VDD Von1 Von 2
实现逻辑非功能： FA
《数字电子技术基础》
第四节
二、CMOS传输门
第二章
第一节
逻辑门电路
概述
Chapter 2 Logic Gate Circuit
√
√
√
√ √ √
《数字电子技术基础》
四、其它电路
分立元件门电路
图2.3.4
与非门电路
《数字电子技术基础》
第二节
分立元件门电路
图2.3.5
或非门电路
思考：如何用分立元件画出与或非门、异或门 和同或门的电路图？
《数字电子技术基础》
第三节
一、集成电路概述
双极型集成门电路
• 所谓集成电路，即把电路中的半导体器件、电阻、 电容及连线等制作在一个半导体基片上，构成一个完 整的电路，并封装在一个管壳内。 • 集成电路的优点：体积小、重量轻、可靠性高、寿 命长、功耗小、成本低、工作速度高。 • 通常把一个封装内含有等效逻辑门的个数或元器件
电路具有以下特点：
制造工艺简单、成品率高、功耗低、集成度高、抗
干扰能力强，适合大规模集成电路。
《数字电子技术基础》
第四节
MOS型门电路
数字逻辑电路中的MOS管均是增强型MOS管，特点如下： 当|UGS|>|Uon| 时，管子导通，导通电阻很小，D、S之间相 当开关闭合。 当|UGS|<|Uon| 时，管子截止， D、S之间相当于开关断开。
MOS型门电路
传输门相当于开关断开。 CL
上电压保持不变，传输门可
1. C 为低电平： T1、T2 截止，
以保存信息。
2. C 为高电平： T1、T2 中至
C
少有一只管子导通，使
u I /u O
u I /u O
TG
C
UO=UI， 相 当 于 开 关 闭 合 ， 传输门传输信息。
《数字电子技术基础》
第四节
输入低电平 VIL 0V 。
电平偏移：输出与输入的数值不相等； 不能直接驱动负载。
《数字电子技术基础》
第二节
二、二极管或门
分立元件门电路
输入高电平 VIH 3V ，输入低电
逻辑电平 A/v B/v Y/v 0 0 3 3 0 3 0 3 0 2.3 2.3 2.3 真值表 A B Y 0 0 1 1 0 1 0 1 0 1 1 1
正逻辑和负逻辑
《数字电子技术基础》
第一节
理想开关元件：
概
述
1、在接通状态，电阻为0；流过开关的电流完 全由外电路决定。 2、断开状态下，阻抗为无穷大；流过开关的电 流为0。 3、断开与接通之间的转换能在瞬间完成；开关 时间为0。
《数字电子技术基础》
第一节
双极型三极管的结构
概
述
c n b p n e
c p b n p e
图2.2.1 双极型三极管的两种结构
《数字电子技术基础》
第一节
概
述
二极管的开关电路
三极管的开关电路
《数字电子技术基础》
第二节
一、二极管与门
分立元件门电路
设V 5V ，输入高电平 V 3V， IH CC
逻辑电平 A/v B/v Y/v 0 0 3 3 0 3 0 3 0.7 0.7 0.7 3.7 真值表 A B Y 0 0 1 1 0 1 0 1 0 0 0 1
NMOS
PMOS
《数字电子技术基础》
第四节
MOS型门电路
为提高工作速度，降低输出阻抗和功耗，目前广
泛采用由PMOS和NMOS两管组成的互补型MOS电路，
简称CMOS电路。
◈ CMOS反相器
◈ 其它类型的CMOS门电路
《数字电子技术基础》
第四节
一、CMOS反相器
MOS型门电路
1. 输入低电平UIL = 0V:
双极型集成门电路
Y A B
或逻辑关系是通
'
过将 T2和 T2 两个三
极管的输出端并联来 实现的。
图2.4.6 TTL或非门的结构
《数字电子技术基础》
第三节
双极型集成门电路
（4）TTL集成与或非门
AB+CD
图2.4.7 TTL与或非门的结构
《数字电子技ቤተ መጻሕፍቲ ባይዱ基础》
第三节
（5）TTL集成异或门
双极型集成门电路
的个数定义为集成度。
《数字电子技术基础》
第三节
双极型集成门电路
图2.4.1
集成电路图例
《数字电子技术基础》
第三节
双极型集成门电路
SSI：＜100个等效门 MSI：＜103个等效门
按集成度分
LSI ：＜104个等效门 VLSI：＞104个以上等效门
TTL电路
按制造工艺不同分
双极型集成电路 MOS型集成电路
《数字电子技术基础》
第三节
双极型集成门电路
图2.4.11 OC门输出并联的接法和逻辑图
《数字电子技术基础》
第三节
4、三态输出门
双极型集成门电路
EN=1时：
D截止， Y AB。 EN=0时：
T2 T5 截止，
VB4 0.7V D导通，
T4 截止，
T4也截止，输出 图2.4.12 使 高电平有效的三态门 呈高阻态
载的能力。 输入端钳位二极管 D1 ，抑制 输入端可能出现的负极性干
扰脉冲，防止输入电压为负 时，发射极电流过大，起保 护作用。
《数字电子技术基础》
第三节
双极型集成门电路
（2）TTL集成与非门
多发射极三极管实 现与逻辑关系。
图2.4.5 TTL与非门的结构
Y AB
《数字电子技术基础》
第三节
（3）TTL集成或非门
三、CMOS模拟开关
MOS型门电路
电路结构：
C
u I /u O
SW
u I /u O
《数字电子技术基础》
第四节
四、CMOS与非门
MOS型门电路
与非门工作原理：
当 A 和 B 为高电平时：输出 低电平；
当 A 和 B 有一个或一个以上
低电平时：电路输出高电 平。 结论：电路实现与非逻辑功能。
F AB
输出高组态状态。 高组态、高电平、低电平
《数字电子技术基础》
第三节
双极型集成门电路
图2.4.13
低电平有效的三态门
《数字电子技术基础》
第三节
双极型集成门电路
图2.4.14 用三态输出门接成总线结构
图2.4.15 用三态输出门实现数据的 双向传输
《数字电子技术基础》
第四节
MOS型门电路
只有一种载流子参与导电的单极型逻辑门电路-MOS集成电路。 MOS集成电路主要包括NMOS、PMOS以及CMOS 电路。
MOS型门电路
反相器1
反相器2
反相器3
A=0，B=1：TG断，F=1。
结论：电路实现异或逻辑功能。 F A B AB AB
《数字电子技术基础》
第二章
教学内容 二、三极管、MOS开关特性 分立元件门电路
逻辑门电路
本章小结
基本要求
熟练掌握 正确理解 一般了解 √ √
TTL门电路逻辑分析
《数字电子技术基础》
第三节
双极型集成门电路
3、集电极开路（OC）与非门
图2.4.9
推拉式输出级并联的情况
《数字电子技术基础》
第三节
双极型集成门电路
RL UC
A B
&
F
图2.4.10
OC门与非门电路结构及国标符号
OC门工作时需外接电源和电阻，电源电压和
阻值要选择得当，做到既保证输出的高低电平符合 要求，输出端三极管的负载电流又不过大。
《数字电子技术基础》
第四节
五、CMOS或非门
MOS型门电路
或非门工作原理：
当 A 和 B 为低电平时：输出高 电平 当 A 和 B 有一个或一个以上 高电平时：电路输出低电 平 结论：电路实现或非逻辑功能。
F A B
《数字电子技术基础》
第四节
六、CMOS异或门
输入A、B相同 A=B=0：TG 断 开 ， 则 C=B=1，F=C=0。 A=B=1 ： TG 接 通 ， C=B=1， 反 相 器 2 的 两只MOS管都截止， 输出F=0。 输入A、B不同 A=1，B=0：TG通，F=1；
平 VIL 0V 。
同样存在电平偏移问题； 只能用于集成电路内部的逻辑单元。
《数字电子技术基础》
第二节
分立元件门电路
输入为高电平，输出为低电平； 输入为低电平，输出为高电平。
三、三极管非门（反相器）
VB
为确保输入低电平时 可靠截止，接入负电源 VEE 和电阻 R2 ；
《数字电子技术基础》
第二节
《数字电子技术基础》
第三节
输出级形式（一）
双极型集成门电路
两三极管总有一个导通 一个截止。
《数字电子技术基础》
第三节
输出级形式（二）
双极型集成门电路
《数字电子技术基础》
第三节
双极型集成门电路
VI VIL 时, T1 发射结导通;
2、常用TTL门电路 （1）TTL反相器 ● TTL反相器的工作原理
UGS1＜Uon1
2
T1截止
|UGS2|＞Uon T2导通 电路中电流近似为零，输出 高电平UOH≈UDD。 2. 输入高电平UIH=UDD
T1 通 、 T 2 止 ， 输 出 低 电 平
UOL≈0V。
条件：VDD Von1 Von 2
实现逻辑非功能： FA
《数字电子技术基础》
第四节
二、CMOS传输门
第二章
第一节
逻辑门电路
概述
Chapter 2 Logic Gate Circuit