数电 第五章 触发器
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数字电子技术第五章 触发器
器处于不确定的状态。
缺点：在CLK有效电平期间，且脉冲宽带较宽时，触发 器将会出现连续不停的多次翻转。
由于在CLK=1期间，同步触发器的控制门都是开放的，触发 器都可以接收输入信号而翻转，所以在CP=1期间，如果输入信 号发生多次变化，触发器的状态也会发生相应的改变。
这种由于输入信号变化而引起的触发器翻转的现象，称为触 发器的空翻现象。
5.4 脉冲触发的触发器 在每个CLK周期里输出端的状态只能改变一次。 一、脉冲触发的SR触发器（主从触发器） 1.电路结构：由两个相同的电平触发SR触发器组成，主从 CLK信号的相位相反。
Qm
S,Q' m
R;
Q
Qm , Q'
Q' m
S R
Qm Q'
Q Q'
m
主触发器的输出信号是从触发器的输入信号，因而从触发 器的输出状态将按照主触发器的输出状态来动作。
CLK=1时，S、R通过G3、G4反相加到与非门锁存器上， 输出端状态跟随输入信号的变化而改变，将CLK的这种控制
方式称为电平触发方式。 与非门锁存器本身是低电平有效，加上G1G2的反相，此
电平触发器SR变为高电平有效。
CLK S 0×
功能表（特性表）
R Q Q*
功能
× × Q Q*=Q 保持
1 0 00 0 Q*=Q保持
SR锁存器也可以用与非门构成
0
SD ' RD ' Q Q *
1
01 0 1 01 1 1
0 1
SR锁存器也可以用与非门构成
1
SD ' RD ' Q Q *
0
01 0 1
01 1 1
10 0 0
缺点：在CLK有效电平期间，且脉冲宽带较宽时，触发 器将会出现连续不停的多次翻转。
由于在CLK=1期间，同步触发器的控制门都是开放的，触发 器都可以接收输入信号而翻转，所以在CP=1期间，如果输入信 号发生多次变化，触发器的状态也会发生相应的改变。
这种由于输入信号变化而引起的触发器翻转的现象，称为触 发器的空翻现象。
5.4 脉冲触发的触发器 在每个CLK周期里输出端的状态只能改变一次。 一、脉冲触发的SR触发器（主从触发器） 1.电路结构：由两个相同的电平触发SR触发器组成，主从 CLK信号的相位相反。
Qm
S,Q' m
R;
Q
Qm , Q'
Q' m
S R
Qm Q'
Q Q'
m
主触发器的输出信号是从触发器的输入信号，因而从触发 器的输出状态将按照主触发器的输出状态来动作。
CLK=1时，S、R通过G3、G4反相加到与非门锁存器上， 输出端状态跟随输入信号的变化而改变，将CLK的这种控制
方式称为电平触发方式。 与非门锁存器本身是低电平有效，加上G1G2的反相，此
电平触发器SR变为高电平有效。
CLK S 0×
功能表（特性表）
R Q Q*
功能
× × Q Q*=Q 保持
1 0 00 0 Q*=Q保持
SR锁存器也可以用与非门构成
0
SD ' RD ' Q Q *
1
01 0 1 01 1 1
0 1
SR锁存器也可以用与非门构成
1
SD ' RD ' Q Q *
0
01 0 1
01 1 1
10 0 0
数电第5章
第五章 触 发 器
图 5 – 7 由与非门构成的基本RS触发器
第五章 触 发 器
1. 功能描述 (1) 当Rd=1, Sd=0时，不管触发器原来处于什么状态， 其次态一定为“1”，即Qn+1=1，故触发器处于置位状态。 (2) 当Rd=0, Sd=1时，Qn+1=0，触发器处于复位状态。 (3) 当Rd=Sd=1 时，触发器状态不变，处于维持状态， 即Qn+1=Qn。 (4) 当Rd=Sd=0 时，Qn+1=Q n+1=1，破坏了触发器的正常 工作，使触发器失效。而且当输入条件同时消失时，触发 器是“0”态还是“1”态是不定的，这种情况在触发器工作 时是不允许出现的。因此使用这种触发器时， 禁止 Rd=Sd=0出现。
发生的。这种电路中没有统一的时钟脉冲。任何输入信
号的变化都可能立刻引起异步时序电路状态的变依从关系来分，又可分为米里 (Mealy)型和莫尔(Moore)型两类。米里型电路的输出是输 入变量及现态的函数，即
F (t ) f [ x(t ),Qn (t )]
器和JK触发器。在基本RS触发器的基础上， 加两个与非
门即可构成钟控RS触发器， 如图 5－10 所示。
第五章 触 发 器
图 5 – 10 钟控RS触发器
第五章 触 发 器
1. 功能描述 当CP=0时，触发器不工作，此时C、D门输出均为 1， 基本RS触发器处于保持态。此时无论R、S如何变化，均 不会改变C、D门的输出，故对状态无影响。 当CP=1 时，触发器工作，其逻辑功能如下： R=0, S=１, Qn+1=1，触发器置“1”； R=1, S=0, Q n+1=0，触发器置“0”； R=S=0, Qn+1=Qn，触发器状态不变； R=S=1, 触发器失效，工作时不允许。
数字电路第5章触发器
Q
0 SD 0
0 SD 0
输出变为：Q 1 Q 0
2019/2/24
Q1 Q0 输出保持：
(4-7)
阜师院数科院
输入RD=1, SD=1时 若原状态：Q 1
Q
保持！ 若原状态：Q 0
Q
Q0
Q1
0 0
& a
1
RD
1 1 & b 1
Q
1 1
& a 1
RD
0 0 & b 0 1
Q
Q
反馈
Q
两个输出端
& a
RD
2019/2/24
& b 两个输入端
SD
阜师院数科院
正是由于引入反馈，才使电路具有记忆功能 !
(4-5)
输入RD=0, SD=1时 若原状态：Q 0 Q 1
Q
置“0”！ 若原状态：Q 1
Q
Q0
1 1
& a
0 0 & b 0
Q
0 1
& a
0
RD
1 0 & b
CP=0时
Q
Q
CP=1时
& a
1
& b
1 & d
CP
Q
1 SD
Q
& a
1
& b
R
RD
1 & c
RRDS来自1 SD& c
S
CP 1
& d
S
(4-13)
0 R 触发器保持原态 阜师院数科院 2019/2/24
RS触发器的功能表
CP 0 1 1 1 1 R φ 0 0 1 1 S φ 0 1 0 1 1 0 Q
数字电子技术基础第5章
第5章 触发器
D=0
D=1
0
1
D=0
图 5-8 D触发器状态图
D=1
第5章 触发器
表 5 – 5 D触发器状态转移真值表
D
Qn+1
0
0
1
1
表 5 – 6 Ｄ触发器激励表
Qn
Qn+1
D
0
0
0
0
1
1
1
0
0
1
1
1
第5章 触发器
5.2.3 钟控T触发器和T′触发器
钟控T触发器的逻辑电路及符号分别如图5-9(a)、(b)所示。 从图中看出，它是将钟控RS触发器的互补输出Q和Q分别接至 原来的R和S输入端，并在触发引导门的输入端加T输入信号而 构成的。这时等效的R、S输入信号为
Qn1 SD RDQn SD RD 1 (约束条件)
特征方程中的约束条件表示RD和SD不允许同时为0，即RD和 SD总有一个为1。
第5章 触发器
3. 状态转移图(状态图)与激励表
状态转移图是用图形方式来描述触发器的状态转移规律。 图5 - 3为基本RS触发器的状态转移图。图中两个圆圈分别表 示触发器的两个稳定状态，箭头表示在输入信号作用下状态 转移的方向，箭头旁的标注表示转移条件。
图 5-15 主从JK触发器
第5章 触发器
当CP=0时，CP=1，主触发器被封锁，输入J、K的变 化不会引起主触发器状态变化；从触发器输入门被打开， 从触发器按照主触发器的状态(即主触发器维持在CP下降沿 前一瞬间的状态)翻转，其中：
第5章 触发器
R=× S=0
R=0 S=1
0
1
R=1 S=0
(a)
数字电子技术 触发器
（1）逻辑图
2023/12/14
5.4 脉冲触发的触发 器
（2）功能表
主触发器的状态在CP=1期间均可以发生变化，从触发 器的状态只在CP从10时发生变化，解决了电平触发方 式的空翻问题。
RS
00 00 01 01 10 10
11 11
2023/12/14
Qn Qn+1
00 11 01 11
00 10
（4）下降沿触发D触发器
FF1
FF2
D
QM
DQ
DQ
Q
CQ
CQ Q
CLK
下降沿 触发
DQ CLK Q
（5）带异步置位、复位端的边沿触发D触发器
2023/12/14
PR DQ CLK Q
CLR
异步置位端 异步复位端
5.5 边沿触发的触发器
2. 边沿触发JK触发器
（1）逻辑图
J DQ
K
CQ
CLK
（2）特性方程
干扰 脉冲
2023/12/14
机械开关 （a）电路 (b) 输出电压波形
5.2 SR锁存器
B有0 就置0
2023/12/14
A有0 就置1
5.3 电平触发的触发器
在数字系统中，为协调各部分的动作，常常 要求某些触发器于同一时刻动作。为此，必须 引入同步信号，使这些触发器只有在同步信号 到达时才按输入信号改变状态。通常把这个同 步信号叫做时钟脉冲，或时钟信号，简称时钟, 用CP(Clock Pulse的缩写)表示。时钟脉冲通常是
2. 触发方式
电平触发、脉冲触发和边沿触发。
2023/12/14
5.1 概述 3. 触发器分类
按照电路结构形式的不同分为：基本SR触发器、主从 触发器、维持阻塞触发器、CMOS边沿触发器等；
2023/12/14
5.4 脉冲触发的触发 器
（2）功能表
主触发器的状态在CP=1期间均可以发生变化，从触发 器的状态只在CP从10时发生变化，解决了电平触发方 式的空翻问题。
RS
00 00 01 01 10 10
11 11
2023/12/14
Qn Qn+1
00 11 01 11
00 10
（4）下降沿触发D触发器
FF1
FF2
D
QM
DQ
DQ
Q
CQ
CQ Q
CLK
下降沿 触发
DQ CLK Q
（5）带异步置位、复位端的边沿触发D触发器
2023/12/14
PR DQ CLK Q
CLR
异步置位端 异步复位端
5.5 边沿触发的触发器
2. 边沿触发JK触发器
（1）逻辑图
J DQ
K
CQ
CLK
（2）特性方程
干扰 脉冲
2023/12/14
机械开关 （a）电路 (b) 输出电压波形
5.2 SR锁存器
B有0 就置0
2023/12/14
A有0 就置1
5.3 电平触发的触发器
在数字系统中，为协调各部分的动作，常常 要求某些触发器于同一时刻动作。为此，必须 引入同步信号，使这些触发器只有在同步信号 到达时才按输入信号改变状态。通常把这个同 步信号叫做时钟脉冲，或时钟信号，简称时钟, 用CP(Clock Pulse的缩写)表示。时钟脉冲通常是
2. 触发方式
电平触发、脉冲触发和边沿触发。
2023/12/14
5.1 概述 3. 触发器分类
按照电路结构形式的不同分为：基本SR触发器、主从 触发器、维持阻塞触发器、CMOS边沿触发器等；
数字电子技术基础第五章触发器
S
(a)
(a)防抖动开关电路图
uA Q uB Q
Q
反跳
反跳
Q (b)
(b)开关反跳现象及改善后的波形图
20
5.3 同步触发器
实际工作中，触发器的工作状态不仅要由触发输入 信号决定，而且要求按照一定的节拍工作。为此，需要 增加一个时钟控制端 CP。
CP 即 Clock Pulse，它是一串 周期和脉宽一定的矩形脉冲。
具有时钟脉冲控制的触发器称为时钟触发器，
又称钟控触发器。
同步触发器是其中最简单的一种，而 基本 RS 触发器称异步触发器。
21
(一)同步 RS 触发器
1. 电路结构与工作原理 Q 基本 RS 触发器 Q
G1
S1 Q3 G3
G2
Q4 R1 G4
S
10 CP
R
增加了由时钟 CP 控制的门 G3、G4
工作原理 ★ CP = 0 ，G3、G4 被封锁。基本 RS 触发 器的输入均为 1，触发器 状态保持不变。
的作用下，状态转换的 方向。
尾端：表示现态，箭头
指向表示次态。
16
(3) 特征方程（也称为状态方程或次态方程）
RD SD Qn Qn+1
说明
0 0 0 × 触发器状态不定
0 0 1×
0 1 0 0 触发器置 0 0110
1 0 0 1 触发器置 1 1011
1 1 0 0 触发器保持原状态不变 1111
9
2. 工作原理及逻辑功能 Q 1 触发器被置 1 0 Q
G1
G2
11
0 SD
输入 RD SD 00 01 10 11
输出 QQ
01 10
数字电子技术基础(第五版)第五章触发器PPT课件
在时钟信号下降沿时刻，触发器 接收输入信号并改变状态。实现 方法是在主从触发器的基础上，
增加一个下降沿检测电路。
边沿触发器的特点
边沿触发器只在时钟信号的边沿 时刻改变状态，具有较高的抗干 扰能力和稳定性。同时，边沿触 发器可以实现多个触发器的级联
和同步操作。
06
集成触发器及其应用
集成触发器类型与特点
波形分析
在波形图中，可以观察到输入信号J、K以及输出信号Q、Q' 的波形变化。通过对比输入信号和输出信号的波形，可以验 证触发器的逻辑功能是否正确实现。
T触发器实现方法
T触发器定义
T触发器是一种特殊类型的触发器，其输入信号为T，输出信号为Q和Q'。当T=1时，触 发器翻转；当T=0时，触发器保持原状态不变。
和时钟信号CP接入芯片对应的引脚即可。
03
可编程逻辑器件实现
利用可编程逻辑器件（如FPGA、CPLD等）实现D触发器的功能。通过
编程配置逻辑器件的内部逻辑单元，实现D触发器的逻辑功能。
04
JK触发器和T触发器
JK触发器电路结构
基本结构
由两个可控RS触发器构成，输入信号为J和K，输出信号为 Q和Q'。
功能表
列出输入信号S、R与输出信号Q、Q'之间关系的表格，用于描述触发器的逻辑功能。功能表中应包含所有可能的 输入组合及对应的输出状态。
03
同步RS触发器及D触发器
同步RS触发器电路结构
1 2 3
基本RS触发器
由两个与非门交叉耦合构成，具有置0、置1和保 持功能。
同步RS触发器
在基本RS触发器的基础上，引入时钟信号CP， 使得触发器的状态只在CP的上升沿或下降沿发生 改变。
增加一个下降沿检测电路。
边沿触发器的特点
边沿触发器只在时钟信号的边沿 时刻改变状态，具有较高的抗干 扰能力和稳定性。同时，边沿触 发器可以实现多个触发器的级联
和同步操作。
06
集成触发器及其应用
集成触发器类型与特点
波形分析
在波形图中，可以观察到输入信号J、K以及输出信号Q、Q' 的波形变化。通过对比输入信号和输出信号的波形，可以验 证触发器的逻辑功能是否正确实现。
T触发器实现方法
T触发器定义
T触发器是一种特殊类型的触发器，其输入信号为T，输出信号为Q和Q'。当T=1时，触 发器翻转；当T=0时，触发器保持原状态不变。
和时钟信号CP接入芯片对应的引脚即可。
03
可编程逻辑器件实现
利用可编程逻辑器件（如FPGA、CPLD等）实现D触发器的功能。通过
编程配置逻辑器件的内部逻辑单元，实现D触发器的逻辑功能。
04
JK触发器和T触发器
JK触发器电路结构
基本结构
由两个可控RS触发器构成，输入信号为J和K，输出信号为 Q和Q'。
功能表
列出输入信号S、R与输出信号Q、Q'之间关系的表格，用于描述触发器的逻辑功能。功能表中应包含所有可能的 输入组合及对应的输出状态。
03
同步RS触发器及D触发器
同步RS触发器电路结构
1 2 3
基本RS触发器
由两个与非门交叉耦合构成，具有置0、置1和保 持功能。
同步RS触发器
在基本RS触发器的基础上，引入时钟信号CP， 使得触发器的状态只在CP的上升沿或下降沿发生 改变。
数电课件第五章锁存器和触发器
器和主从触发器等。
不同类型的触发器具有不同的工 作特性和应用场景，可以根据实 际需求选择合适的触发器类型。
03 锁存器和触发器的应用
在时序逻辑电路中的应用
存储数据
锁存器和触发器可以用于存储数 据，在时序逻辑电路中作为寄存 器使用，保存数据以便后续处理。
控制信号
锁存器和触发器可以用于控制信号 的传递，在时序逻辑电路中作为控 制门使用，根据输入信号的变化来 控制输出信号的输出。
数电课件第五章锁存器和触发器
目录
• 锁存器概述 • 触发器概述 • 锁存器和触发器的应用 • 锁存器和触发器的实例分析 • 总结与展望
01 锁存器概述
定义与特点
01
02
定义：锁存器是一种具 特点 有存储功能的电路，能 在特定条件下保存数据， 即使在电源关闭或电路 其他部分出现故障的情 况下也能保持数据的完 整性。
分析
通过仿真验证了74HC74的触发器功能，并对其工作原理有了更深入的理解。
05 总结与展望
锁存器和触发器的重要性和应用价值
锁存器和触发器是数字电路中的基本元件，在时序逻辑电路和组合逻辑 电路中有着广泛的应用。
锁存器能够存储二进制数据，在数字系统中起到数据存储和传输的作用； 触发器则能够记忆二进制数据的状态，常用于实现时序逻辑电路如计数 器和寄存器等。
03
04
05
具有记忆功能，能够保 存前一个状态；
在时钟信号的驱动下， 通常由逻辑门电路构成， 完成数据的存储和读取； 如与门、或门和非门等。
工作原理
在时钟信号的控制下，锁存器在数据输入端接收数据，并在数据输出端输出数据。
当时钟信号处于低电平状态时，锁存器处于关闭状态，无法接收新的数据输入。
不同类型的触发器具有不同的工 作特性和应用场景，可以根据实 际需求选择合适的触发器类型。
03 锁存器和触发器的应用
在时序逻辑电路中的应用
存储数据
锁存器和触发器可以用于存储数 据，在时序逻辑电路中作为寄存 器使用，保存数据以便后续处理。
控制信号
锁存器和触发器可以用于控制信号 的传递，在时序逻辑电路中作为控 制门使用，根据输入信号的变化来 控制输出信号的输出。
数电课件第五章锁存器和触发器
目录
• 锁存器概述 • 触发器概述 • 锁存器和触发器的应用 • 锁存器和触发器的实例分析 • 总结与展望
01 锁存器概述
定义与特点
01
02
定义：锁存器是一种具 特点 有存储功能的电路，能 在特定条件下保存数据， 即使在电源关闭或电路 其他部分出现故障的情 况下也能保持数据的完 整性。
分析
通过仿真验证了74HC74的触发器功能，并对其工作原理有了更深入的理解。
05 总结与展望
锁存器和触发器的重要性和应用价值
锁存器和触发器是数字电路中的基本元件，在时序逻辑电路和组合逻辑 电路中有着广泛的应用。
锁存器能够存储二进制数据，在数字系统中起到数据存储和传输的作用； 触发器则能够记忆二进制数据的状态，常用于实现时序逻辑电路如计数 器和寄存器等。
03
04
05
具有记忆功能，能够保 存前一个状态；
在时钟信号的驱动下， 通常由逻辑门电路构成， 完成数据的存储和读取； 如与门、或门和非门等。
工作原理
在时钟信号的控制下，锁存器在数据输入端接收数据，并在数据输出端输出数据。
当时钟信号处于低电平状态时，锁存器处于关闭状态，无法接收新的数据输入。
第5章 触发器(数电技术)
6
2. R ' = 1, S ' =
（低电平为0.3V） 低电平为 ） 设初始状态Q=0，Q’=1 则
Q* = (Q '⋅ S ') ' = (1 ⋅ 0) ' = 1 Q* ' = 0
结论： 结论： R ' = 1, S ' =
时， Q = 1,
*
Q '=0
*
7
3. S ' = 1, R ' =
42
四、主从触发器
1、主从RS触发器 、主从 触发器
43
1. 主从SR触发器 ( 2 )clk下降沿到达时，“主” 保持， “从”根据“主”的状 态翻转 所以每个clk 所以每个clk周期，输出状态只可能 改变一次
CLK S R Q Q *
X X 0 0 1 1 0 0 1 1 X X 0 0 0 1 0 0 0 1 1 0 1 1 1 0 1 1
同步JK触发器 初态Q=0 触发器， 例2 同步 触发器，初态
状态不定 空翻
6.3 时钟触发器的触发方式
36
37
一、同步式触发器 二、维持阻塞式D触发器 维持阻塞式 触发器
38
触发器初始状态为“ ” 触发器初始状态为“0”，试根据数据端 状态画出输出端波形。 状态画出输出端波形。
39
异步输入端： 异步输入端：RD’、SD’。 、 。 异步输入端： 在这些端口上， 异步输入端： 在这些端口上，信号的输 入 不受CLK信号的控制。 信号的控制。 不受 信号的控制 RD’——异步置 端（强迫置 端） 异步置0端 强迫置0端 异步置 SD’ ——异步置 端（强迫置 端） 异步置1端 强迫置1端 异步置 RD’ =0，SD’=1 ——Q*=0 强迫置 （复位） 强迫置0（复位） ， RD’ =1，SD’=0 ——Q*=1 强迫置 （置位） 强迫置1（置位） ，
数电课件第五章触发器
反相 即Q* =Q
2021/3/27
CHENLI
14
主从JK触发器的特性表
*
例题：画出波形，初始状态Q=0
分析输入信号的情况
2021/3/27
CHENLI
15
具有多输入端的主从 J K 触发器
2021/3/27
CHENLI
16
脉冲触发方式的动作特点：
1 触发器的动作翻转分两步动作。 第一步：CP=1 主触发器动作。 第二步：CP下降沿到达时，从触发器动作。 2 CP=1的全部时间里输入信号都对主触发器起控制作用。
2021/3/27
CHENLI
10
5.4 脉冲触发的触发器
希望在每个CP周期里输出端的状态只能改变一次。
一 电路结构 与工作原理
图形符号
主从SR触发器
CP=1时，门G7、G8打开，门G3、G4封锁，主触发器根据S、R的状 态翻转。从触发器保持原来的状态不变
CP=0时，门G7、G8封锁，主触发器状态不变，而从触发器按照与
按照触发器逻辑功能不同分类：RS、JK、T、D触发 器。
按照存取数据的原理不同分类：静态、动态触发器。
2021/3/27
CHENLI
2
5.2 SR锁存器
以往介绍的门电路不具备记忆功能 触发器的0、1状态：1状态指Q=1，Q’=0；0状态指Q=0，Q’=1 工作原理： 缺点：存在约束条件 SDRD=0 即不允许输入SD=RD=1
6
5.3 电平触发的触发器（同步触发器）
时钟信号：CLK （CP） 引入目的：使触发器只有在时钟信号到达时才按输入信号改变状态
1 电路结构与工作原理 CP=0时，门G3、G4截止，输入信号S、R不会影响输出端的状态 CP=1时，S、R信号通过门G3、G4反相后加到由G1、G2组成的基 本RS触发器上。
数电(第五章)
三、功能描述 1、特性方程（CP=1时）
2、特性表
CLK S R Q 0 X X 0 Qn+1 0
Q = S RQ SR = 0或S R = 1
n 1 n
3、状态转换图（CP=1）
0 1 1 1 1 1 1 1 1
X 0 0 1 1 0 0 1 1
X 0 0 0 0 1 1 1 1
功能描述
特性表
CLK D Q Q *
特性方程：Qn+1=D 状态转换图：
X X X Q 0 X 0 1 X 1
波形图 1、触发翻转仅发生在CP上升沿 2、触发器的次态仅取决于CP上升沿到达前一瞬间D 的状态，即Qn+1=D。
有异步置 ，置0端 1
异步置0，置1，高电平有效，不受时钟控制， 保持到下一上升沿
二、边沿触发器的动作特点
Qn+1变化仅发生在CP上升沿（或下降沿） Qn+1仅取决于上升沿（或下降沿）到达前瞬间输入 状态而与其他时刻的输入状态无关
5.6 触发器的逻辑功能及其描述方法
5.6.1 触发器按逻辑功能的分类 按逻辑功能不同,将时钟控制的触发器分为：
RS触发器（RSFF） JK触发器（JKFF） T触发器（TFF） D触发器（DFF）
由于SD或RD为1都能直接改变触发器的输出状态，因此 抗干扰能力差
5.3 电平触发的触发器 一、电路结构
输入控制门 基本RS触发器 只有触发信号 CLK到达， S和R才起作用。
二、工作原理
当CP＝0时，控制门G3、G4关闭，都输出1。这时，不 管R端和S端的信号如何变化，触发器的状态保持不变。 当CP＝1时，G3、G4打开，R、S端的输入信号才能通 过这两个门，使基本RS触发器的状态翻转，其输出状态 由R、S端的输入信号决定。
数字电路第五章触发器
R S
Q Q
基本SR锁存器 基本 锁存器5 锁存器
c. 基本 锁存器用于机械开关消抖：P208-210 基本SR锁存器用于机械开关消抖： 锁存器用于机械开关消抖
消抖
+5V
A
B
+5V
A与B不同时为0，A + B = 1 开关处于A、 之间时 之间时， 开关处于 、B之间时，A=B=1使锁存器维持原态 使锁存器维持原态
J = K =T
A B
A B &
=1
X
L
1
X
A B
≥1
L
L
A B A B A B C D
& & ≥1
=1
L
&
L
L
A B
&
L
A B
≥1
L
≥1
L
≥1
B0 G G 1 0 G3 G2 0 1 G2 1 0 1 0 1 0
G1 0 1 0 1 G0 1 0 1 0
L
G3
作业
T=1，计数状态，T’触发器 ，计数状态， 触发器 T=0，保持状态 ，
b. 状态转换图 c. 逻辑符号 T=0 0
T=1 1 T=1 T=0
D触发器 触发器
a. 特性方程： 特性方程： b. 状态转换图 D=1 D=0 0 D=0 c. 集成触发器 集成触发器74HC74(双D触发器，预置、清零端输入 双 触发器 预置、清零端输入, 触发器， 上升沿触发,边沿触发器 边沿触发器) 上升沿触发 边沿触发器 1 D=1
JK触发器 触发器1 触发器
a. 逻辑符号 b. 特性表（状态转换表） 特性表（状态转换表） J 0 0 0 c. 状态转换图 K=× × J=1 J=0 K=× × 0 K=1 J=× × 1 K=0 J=× × 0 1 1 1 K 0 0 1 1 0 0 1 CP Qn ↑ ↑ ↑ ↑ ↑ ↑ ↑ 0 1 0 1 0 1 0 Qn+1 0 1 0 0 1 1 1 0
Q Q
基本SR锁存器 基本 锁存器5 锁存器
c. 基本 锁存器用于机械开关消抖：P208-210 基本SR锁存器用于机械开关消抖： 锁存器用于机械开关消抖
消抖
+5V
A
B
+5V
A与B不同时为0，A + B = 1 开关处于A、 之间时 之间时， 开关处于 、B之间时，A=B=1使锁存器维持原态 使锁存器维持原态
J = K =T
A B
A B &
=1
X
L
1
X
A B
≥1
L
L
A B A B A B C D
& & ≥1
=1
L
&
L
L
A B
&
L
A B
≥1
L
≥1
L
≥1
B0 G G 1 0 G3 G2 0 1 G2 1 0 1 0 1 0
G1 0 1 0 1 G0 1 0 1 0
L
G3
作业
T=1，计数状态，T’触发器 ，计数状态， 触发器 T=0，保持状态 ，
b. 状态转换图 c. 逻辑符号 T=0 0
T=1 1 T=1 T=0
D触发器 触发器
a. 特性方程： 特性方程： b. 状态转换图 D=1 D=0 0 D=0 c. 集成触发器 集成触发器74HC74(双D触发器，预置、清零端输入 双 触发器 预置、清零端输入, 触发器， 上升沿触发,边沿触发器 边沿触发器) 上升沿触发 边沿触发器 1 D=1
JK触发器 触发器1 触发器
a. 逻辑符号 b. 特性表（状态转换表） 特性表（状态转换表） J 0 0 0 c. 状态转换图 K=× × J=1 J=0 K=× × 0 K=1 J=× × 1 K=0 J=× × 0 1 1 1 K 0 0 1 1 0 0 1 CP Qn ↑ ↑ ↑ ↑ ↑ ↑ ↑ 0 1 0 1 0 1 0 Qn+1 0 1 0 0 1 1 1 0
数电 第五章 触发器
G3 &
Qm
1 G5 &
主触发器、从触发 器均为同步RS 触 发器，
G7 & CP S
但，它们的CP信号相位相反。
&
Q
G2
从 触
发 & G4 器
Qm
& G6 主
& G8 触 发 器
R
2.工作原理
Q
Q
G1 &
& G2
G3 & 从触发器 & G4 CP
Qm G5 &
Qm
0
& G6 1 G9
G7 & 主触发器 & G8
& G2
0
1
G3 &
& G4
1
10
S CP R
CP=1，在 S 端触发时， Q=1
1
0
G3 &
& G4
0
1
1
S CP R
CP=1，在 R 端 触发时， Q=0
3. 特性表(1触发有效)
CP R S
0X X
10
0
10
1
11 0
11
1
Qn+1 说 明 Qn 保 持 Qn 保 持
1
置1
0
清0
1* 不允许
JQ n KQn
CP=1期间有效
特性表
CP J K Qn 0 ×××
1 000 1001 1010 1011 1100 1101 1110 1111
Qn+1 Qn
功能
Q n1 Q n 保持
0 Q n1 Q n 保持
1
数字电路第五章触发器
数字电路第五章触发器第五章触发器组合逻辑电路和时序逻辑电路的区别：1.功能上：任意时刻的输出仅取决于此时刻的输⼊？2.电路结构上：是否含记忆（存储）元件？——触发器5.1 概述什么是触发器？能够记忆1位⼆进制信号的基本单元电路特点：1.有两个能⾃⾏保持的状态，⽤来表⽰0和1；2.根据输⼊信号可以置成0或1分类按触发⽅式：电平、脉冲、边沿按逻辑功能：SR、JK、T、D按存储数据的原理：静态：电路状态⾃锁（SRAM）动态：MOS管栅极输⼊电容上存储电荷（DRAM）5.2 SR锁存器“各种触发器电路的基本构成部分，不需要触发信号的触发”⼀、电路结构与⼯作原理⼯作原理：两个与⾮门接成反馈，引出输⼊端⽤来置0，1定义：Q Q'状态101010Q是什么状态，锁存器就是什么状态R D为置0输⼊端，S D为置1输⼊端因此可以得到真值表如下：之前犯蠢以为Q∗是Q′，然后想了半天想不明⽩，wsfwR D S D = 0 是正常锁存器的约束条件总的来说，在正常情况下，就是R D为1时，不管Q是个啥，都会把它置为0并保存下来。
S D为1时，不管Q是个啥，都会把它置为0并保存下来。
与⾮门组成的SR锁存器注意与⾮门的两个输⼊端是低有效⼆、动作特点在任何时刻，输⼊都能直接改变输出的状态5.3 电平触发的触发器⼀、电路结构与⼯作原理输⼊控制门+基本SR触发器CLK是⼀个输⼊控制信号，当CLK为0时，这个是触发器不⼯作的，为1时，才可以⼯作。
因此只有触发信号CLK到达，S和R才起作⽤⼆、动作特点在CLK=1的全部时间⾥，S和R的变化都将引起输出状态的变化。
如果存在脉冲⼲扰（图中在S上），那么Q和Q'也会随着翻转。
因此抗⼲扰能⼒差。
这⼀块不是特别理解带异步置位、复位端的电平触发SR触发器在CLK的有效电平到来之前，可以通过对S′D R′D的输⼊，来把触发器置成指定的状态。
电平触发D触发器这种⽅式的触发器⽤D来让其只有⼀个控制反转的输⼊的，因此D是单端输⼊信号，防⽌了S和R同时为1的情况出现，⽽将CLK为0时，则可以保证值的存储功能。
北京化工大学 数字逻辑-数电课件 第05章 触发器
第 5章 集成触发器
触发器概述 5.1 基本触发器 5.2 钟控触发器 5.3 主从触发器 5.4 边沿触发器
5-1
触发器（Flip-Flop）
触发器是边沿敏感的存储单元，数据存 储的动作有某一信号的上升或者下降沿 进行同步的。
锁存器（Latch）
锁存器是电平触发的存储单元，数据存 储的动作取决于输入时钟（或者使能） 信号的电平值，仅当锁存器处于使能状 态时，输出才会随着数据输入发生变化。
触发器接收输入信号之前的状态叫做现态，用Qn表示。 触发器接收输入信号之后的状态叫做次态，用Qn+1表示。
触发器概述
触发器的分类 按组成结构，触发器可分为基本触发器、 钟控触发器、主从触发器和边沿触发器 按逻辑功能，触发器可分为RS触发器、 D触发器、T触发器、JK触发器 按触发方式，触发器可分为电平触发器、 脉冲触发器、边沿触发器
tpd2
tpd1
tpd 门电路平均
传输延迟时间
tpd1＞tpd2 Q
Q
tpd2
tpd2
电路的竞争现象使得最终稳定状态不能确定
5-11
5.1.2 基本触发器功能描述
状态转移真值表
基本触发器状态转移表
RD SD Qn 010
Qn＋1 0
011
0
100
1
101
1
现态Qn 输入作用之前触 发器的原稳定状态 次态Qn＋1 输入作用之后 触发器的新稳定状态
如果在SD＝0,RD＝0之后同时发生由0到1的 变化，则两个与非门的输出都要由1向0转换， 这就出现了所谓竞争现象
5-10
5.1.1 基本触发器电路组成和工作原理
关于竞争现象的说明
SD 0
G1 & Q=1
触发器概述 5.1 基本触发器 5.2 钟控触发器 5.3 主从触发器 5.4 边沿触发器
5-1
触发器（Flip-Flop）
触发器是边沿敏感的存储单元，数据存 储的动作有某一信号的上升或者下降沿 进行同步的。
锁存器（Latch）
锁存器是电平触发的存储单元，数据存 储的动作取决于输入时钟（或者使能） 信号的电平值，仅当锁存器处于使能状 态时，输出才会随着数据输入发生变化。
触发器接收输入信号之前的状态叫做现态，用Qn表示。 触发器接收输入信号之后的状态叫做次态，用Qn+1表示。
触发器概述
触发器的分类 按组成结构，触发器可分为基本触发器、 钟控触发器、主从触发器和边沿触发器 按逻辑功能，触发器可分为RS触发器、 D触发器、T触发器、JK触发器 按触发方式，触发器可分为电平触发器、 脉冲触发器、边沿触发器
tpd2
tpd1
tpd 门电路平均
传输延迟时间
tpd1＞tpd2 Q
Q
tpd2
tpd2
电路的竞争现象使得最终稳定状态不能确定
5-11
5.1.2 基本触发器功能描述
状态转移真值表
基本触发器状态转移表
RD SD Qn 010
Qn＋1 0
011
0
100
1
101
1
现态Qn 输入作用之前触 发器的原稳定状态 次态Qn＋1 输入作用之后 触发器的新稳定状态
如果在SD＝0,RD＝0之后同时发生由0到1的 变化，则两个与非门的输出都要由1向0转换， 这就出现了所谓竞争现象
5-10
5.1.1 基本触发器电路组成和工作原理
关于竞争现象的说明
SD 0
G1 & Q=1
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D=1
D触发器的驱动表：
D=0
0
1
D=1
D=0
2．维持—阻塞边沿D触发器的结构及工作原理
（1）同步D触发器： 该电路满足D触发器 的逻辑功能，但有 同步触发器的空翻现象。
G1 & Q3 & G3
L2
Q
Q
&
G2 Q4
（2）维持—阻塞边沿D触发器
为了克服空翻，并具有 边沿触发器的特性，在 原电路的基础上引入三 根反馈线L1、L2、L3。
+ Vcc +5V KA A R KB
GA & VOA
DA
330Ω
GB
B R KC C R
&
VOB
DB
330Ω
GC &
VOC
DC
330Ω
利用触发器的“记忆”作用，使抢答电路工作更可靠、稳 定。
+ Vcc +5V QA KA FFA Q S R KR GA & VOA DA 330Ω
R
R QB GB & VOB DB 330Ω
第五章 触发器
5.1 基本触发器
一、基本RS触发器 1．用与非门组成的基本RS触发器 （1）电路结构:由门电路组成的，它与组合逻辑电路的根本区别在于，电 路中有反馈线，即门电路的输入、输出端交叉耦合。
Q Q
Q Q
G1 &
&
G2
R
S
R
S
（2）逻辑功能
触发器有两个互补的输出端，
Q
Q
G1 &
&
G2
R
S
（3）波形分析 例5.1.1 在用与非门组成的基本RS触发器中，设初始状态为0，已
Q ┌ Q ┌
Q ┌ C1 1T
Q
n1
T Q TQ
n
n
Q ┌
当T触发器的输入控制端为T=1时， 称为T’触发器。 T’触发器的特性方程为：
1K C1 1J
Q n1 Q n
CP
T
4．主从JK触发器存在的问题——一次变化现象
例5.2.2 已知主从JK触发器J、K的波形如图所示，画出输出Q的波形 图（设初始状态为0）。
CP D
1
2
3
4
5
Q
（3）触发器的直接置0和置1端
Q
Q
RD——直接置0端，低电平有效； SD——直接置1端；低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD 和SD 不受CP和D信号的影 响，具有最高的优先级。
特点：（1）单输入端的双D触发器。
（2）它们都带有直接置0端RD和直接置1端SD，为低电平有效。
（3）为CMOS边沿触发器，CP上升沿触发。
二、触发器功能的转换
1.用JK触发器转换成其他功能的触发器
（1）JK→D 分别写出JK触发器和D触发器的特性方程
Q ┌
Q ┌
Q
n1
J Q KQ
n
n
n n Q n1 D D(Q Q ) DQ n DQn
（1）D→JK 写出D触发器和JK触发器的特性方程：
Q Q
1D
C1 ∧
比较两式，得：
&
≥1 & 1
画出逻辑图。
J
K
CP
Q
Q Q Q
（2）D→T 图（b）
1D
C1 ∧ 1D
（3）D→T’ 图（c）
C1 ∧
=1
T
CP （b）
CP （c）
三、触发器应用举例
例5.4.1 设计一个3人抢答电路。3人A、B、C各控制一个按键开关 KA、KB、KC和一个发光二极管DA、DB、DC。谁先按下开关，谁的 发光二极管亮，同时使其他人的抢答信号无效。
Q Q
G1 &
&
G2
G3 &
&
G
R
CP
S
同步RS触发器的状态转换分别由R、S和CP控制，其中，R、S控制
状态转换的方向；CP控制状态转换的时刻。
3．触发器功能的几种表示方法
触发器的功能除了可以用功能表表示外，还有几种表示方法：
（1）特性方程
由功能表画出卡诺图得特性方程：
Q n +1
SQ 00 R 0 0 1 0
n
01 1 0
11 1 ×
10 1 ×
（2）状态转换图
状态转换图表示触发器 从一个状态变化到另一 个状态或保持原状不变 时，对输入信号的要求。
R=× S= 0
R=0 S= 1
0
1
R=0 S=×
R=1 S= 0
（3）驱动表
驱动表是用表格的方式表 示触发器从一个状态变化 到另一个状态或保持原状 态不变时，对输入信号的 要求。
知输入R、S的波形图，画出两输出端的波形图。 解：由表5.1.1知，当R、S都为 高电平时，触发器保持原状 态不变；当S 变低电平时， 触发器翻转为1状态；当R 变低电平时，触发器翻转为 0状态；不允许R、S同时为 低电平。
R S
Q Q
2．用或非门组成的基本RS触发器
Q Q
Q Q
G1 ≥1
≥1
G2
(1) RS触发器 (3) D触发器 (2) JK触发器 (4) T触发器 （T’触发器 ）
5．同一电路结构的触发器可以做成不同的逻辑功能；同一逻辑功能的触 发器可以用不同的电路结构来实现。 6．利用特性方程可实现不同功能触发器间逻辑功能的相互转换。
┌
Q'
G4
1K C1 1J
G5 &
CP
G7 &
&
G8
K
CP
J
2．逻辑功能
(1）功能表： （2）特性方程：
Q n +1
n
KQ
J 0 1
00 0 1
01 1 1
11 0 0
10 0 1
（3）状态转换图
J=1 K=×
（4）驱动表
J=0 K=×
0
1
J=× K= 0
J=× K= 1
例5.2.1 已知主从JK触发器J、K的波形如图所示，画出输出Q的波形 图（设初始状态为0）。
Q' G6 1 G9
作在两个不同的
时区内。
&
G8
R
CP
S
2．工作原理
主从触发器的触发翻转分为两个节拍： （1）当CP＝1时，CP’＝0，从触发器被封锁，保持原状态不变：主触发器 工作，接收R和S端的输入信号。 （2）当CP由1跃变到0时，即CP=0、CP’＝1。主触发器被封锁，输入信号 R、S不再影响主触发器的状态；从触发器工作，接收主触发器输出端的 状态。 特点：（1）主从触发器的翻转是在CP由1变0时刻（CP下降沿）发生的。
KB
FFB
Q S R
R
R QC
GC &
VOC
DC
330Ω
KC
FFC
Q S
R
R
R
本章小结
1．触发器有两个基本性质：（1）在一定条件下，触发器可维持在两种稳 定状态（0或1状态）之一而保持不变；（2）在一定的外加信号作用下， 触发器可从一个稳定状态转变到另一个稳定状态。 2．描写触发器逻辑功能的方法主要有特性表、特性方程、驱动表、状态 转换图和波形图(又称时序图)等。 3．按照结构不同，触发器可分为： (1) 基本RS触发器，为电平触发方式。 (2) 同步触发器，为脉冲触发方式。 (3) 主从触发器，为脉冲触发方式。 (4) 边沿触发器，为边沿触发方式。 4．根据逻辑功能的不同，触发器可分为：
RD
D
SD
二、CMOS主从结构的边沿触发器
1．电路结构:由CMOS逻辑门和CMOS传输门组成主从D触发器。
CP G1 D TG1 CP TG2 主触发器 CP 从触发器 CP
1
Q' G2
1
CP Q' TG3
Q G3
1
Q G4
1
CP CP
CP TG4
由于引入了传输门，该电路虽为主从结构，却没有一次变化问题， 具有边沿触发器的特性。
1K C1 1J
比较得：
画出逻辑图：
CP D
（2）JK→T（T’）
写出T触发器的特性方程： 令T=1，即可得T’触发器。
Q Q ┌
Q n1 T Q n TQ n
与JK触发器的特性方程比较， 得：J=T，K=T。
Q ┌ Q ┌
┌
1K C1 1J 1 CP
1K C1 1J
CP
T
2．用D触发器转换成其他功能的触发器
需要作用很短的一段时间，即“一触即发”。
二、 同步RS触发器
给触发器加一个时钟控制端CP，只有在CP端上出现时钟脉冲时，触发 器的状态才能变化。这种触发器称为同步触发器。 1．同步RS触发器的电路结构
Q Q
G1 & & G2 Q Q
1R C1 1S
G3 & & G
CP
R CP S
2．逻辑功能
当CP＝0时，控制门G3、G4关闭，触发器的状态保持不变。 当CP＝1时，G3、G4打开，其输出状态由R、S端的输入信号决定。
（2） CP 一旦变为0后，主触发器被封锁，其状态不再受 R、 S 影响，因此不 会有空翻现象。
二、 主从JK触发器 1．电路结构
D触发器的驱动表：
D=0
0
1
D=1
D=0
2．维持—阻塞边沿D触发器的结构及工作原理
（1）同步D触发器： 该电路满足D触发器 的逻辑功能，但有 同步触发器的空翻现象。
G1 & Q3 & G3
L2
Q
Q
&
G2 Q4
（2）维持—阻塞边沿D触发器
为了克服空翻，并具有 边沿触发器的特性，在 原电路的基础上引入三 根反馈线L1、L2、L3。
+ Vcc +5V KA A R KB
GA & VOA
DA
330Ω
GB
B R KC C R
&
VOB
DB
330Ω
GC &
VOC
DC
330Ω
利用触发器的“记忆”作用，使抢答电路工作更可靠、稳 定。
+ Vcc +5V QA KA FFA Q S R KR GA & VOA DA 330Ω
R
R QB GB & VOB DB 330Ω
第五章 触发器
5.1 基本触发器
一、基本RS触发器 1．用与非门组成的基本RS触发器 （1）电路结构:由门电路组成的，它与组合逻辑电路的根本区别在于，电 路中有反馈线，即门电路的输入、输出端交叉耦合。
Q Q
Q Q
G1 &
&
G2
R
S
R
S
（2）逻辑功能
触发器有两个互补的输出端，
Q
Q
G1 &
&
G2
R
S
（3）波形分析 例5.1.1 在用与非门组成的基本RS触发器中，设初始状态为0，已
Q ┌ Q ┌
Q ┌ C1 1T
Q
n1
T Q TQ
n
n
Q ┌
当T触发器的输入控制端为T=1时， 称为T’触发器。 T’触发器的特性方程为：
1K C1 1J
Q n1 Q n
CP
T
4．主从JK触发器存在的问题——一次变化现象
例5.2.2 已知主从JK触发器J、K的波形如图所示，画出输出Q的波形 图（设初始状态为0）。
CP D
1
2
3
4
5
Q
（3）触发器的直接置0和置1端
Q
Q
RD——直接置0端，低电平有效； SD——直接置1端；低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD 和SD 不受CP和D信号的影 响，具有最高的优先级。
特点：（1）单输入端的双D触发器。
（2）它们都带有直接置0端RD和直接置1端SD，为低电平有效。
（3）为CMOS边沿触发器，CP上升沿触发。
二、触发器功能的转换
1.用JK触发器转换成其他功能的触发器
（1）JK→D 分别写出JK触发器和D触发器的特性方程
Q ┌
Q ┌
Q
n1
J Q KQ
n
n
n n Q n1 D D(Q Q ) DQ n DQn
（1）D→JK 写出D触发器和JK触发器的特性方程：
Q Q
1D
C1 ∧
比较两式，得：
&
≥1 & 1
画出逻辑图。
J
K
CP
Q
Q Q Q
（2）D→T 图（b）
1D
C1 ∧ 1D
（3）D→T’ 图（c）
C1 ∧
=1
T
CP （b）
CP （c）
三、触发器应用举例
例5.4.1 设计一个3人抢答电路。3人A、B、C各控制一个按键开关 KA、KB、KC和一个发光二极管DA、DB、DC。谁先按下开关，谁的 发光二极管亮，同时使其他人的抢答信号无效。
Q Q
G1 &
&
G2
G3 &
&
G
R
CP
S
同步RS触发器的状态转换分别由R、S和CP控制，其中，R、S控制
状态转换的方向；CP控制状态转换的时刻。
3．触发器功能的几种表示方法
触发器的功能除了可以用功能表表示外，还有几种表示方法：
（1）特性方程
由功能表画出卡诺图得特性方程：
Q n +1
SQ 00 R 0 0 1 0
n
01 1 0
11 1 ×
10 1 ×
（2）状态转换图
状态转换图表示触发器 从一个状态变化到另一 个状态或保持原状不变 时，对输入信号的要求。
R=× S= 0
R=0 S= 1
0
1
R=0 S=×
R=1 S= 0
（3）驱动表
驱动表是用表格的方式表 示触发器从一个状态变化 到另一个状态或保持原状 态不变时，对输入信号的 要求。
知输入R、S的波形图，画出两输出端的波形图。 解：由表5.1.1知，当R、S都为 高电平时，触发器保持原状 态不变；当S 变低电平时， 触发器翻转为1状态；当R 变低电平时，触发器翻转为 0状态；不允许R、S同时为 低电平。
R S
Q Q
2．用或非门组成的基本RS触发器
Q Q
Q Q
G1 ≥1
≥1
G2
(1) RS触发器 (3) D触发器 (2) JK触发器 (4) T触发器 （T’触发器 ）
5．同一电路结构的触发器可以做成不同的逻辑功能；同一逻辑功能的触 发器可以用不同的电路结构来实现。 6．利用特性方程可实现不同功能触发器间逻辑功能的相互转换。
┌
Q'
G4
1K C1 1J
G5 &
CP
G7 &
&
G8
K
CP
J
2．逻辑功能
(1）功能表： （2）特性方程：
Q n +1
n
KQ
J 0 1
00 0 1
01 1 1
11 0 0
10 0 1
（3）状态转换图
J=1 K=×
（4）驱动表
J=0 K=×
0
1
J=× K= 0
J=× K= 1
例5.2.1 已知主从JK触发器J、K的波形如图所示，画出输出Q的波形 图（设初始状态为0）。
Q' G6 1 G9
作在两个不同的
时区内。
&
G8
R
CP
S
2．工作原理
主从触发器的触发翻转分为两个节拍： （1）当CP＝1时，CP’＝0，从触发器被封锁，保持原状态不变：主触发器 工作，接收R和S端的输入信号。 （2）当CP由1跃变到0时，即CP=0、CP’＝1。主触发器被封锁，输入信号 R、S不再影响主触发器的状态；从触发器工作，接收主触发器输出端的 状态。 特点：（1）主从触发器的翻转是在CP由1变0时刻（CP下降沿）发生的。
KB
FFB
Q S R
R
R QC
GC &
VOC
DC
330Ω
KC
FFC
Q S
R
R
R
本章小结
1．触发器有两个基本性质：（1）在一定条件下，触发器可维持在两种稳 定状态（0或1状态）之一而保持不变；（2）在一定的外加信号作用下， 触发器可从一个稳定状态转变到另一个稳定状态。 2．描写触发器逻辑功能的方法主要有特性表、特性方程、驱动表、状态 转换图和波形图(又称时序图)等。 3．按照结构不同，触发器可分为： (1) 基本RS触发器，为电平触发方式。 (2) 同步触发器，为脉冲触发方式。 (3) 主从触发器，为脉冲触发方式。 (4) 边沿触发器，为边沿触发方式。 4．根据逻辑功能的不同，触发器可分为：
RD
D
SD
二、CMOS主从结构的边沿触发器
1．电路结构:由CMOS逻辑门和CMOS传输门组成主从D触发器。
CP G1 D TG1 CP TG2 主触发器 CP 从触发器 CP
1
Q' G2
1
CP Q' TG3
Q G3
1
Q G4
1
CP CP
CP TG4
由于引入了传输门，该电路虽为主从结构，却没有一次变化问题， 具有边沿触发器的特性。
1K C1 1J
比较得：
画出逻辑图：
CP D
（2）JK→T（T’）
写出T触发器的特性方程： 令T=1，即可得T’触发器。
Q Q ┌
Q n1 T Q n TQ n
与JK触发器的特性方程比较， 得：J=T，K=T。
Q ┌ Q ┌
┌
1K C1 1J 1 CP
1K C1 1J
CP
T
2．用D触发器转换成其他功能的触发器
需要作用很短的一段时间，即“一触即发”。
二、 同步RS触发器
给触发器加一个时钟控制端CP，只有在CP端上出现时钟脉冲时，触发 器的状态才能变化。这种触发器称为同步触发器。 1．同步RS触发器的电路结构
Q Q
G1 & & G2 Q Q
1R C1 1S
G3 & & G
CP
R CP S
2．逻辑功能
当CP＝0时，控制门G3、G4关闭，触发器的状态保持不变。 当CP＝1时，G3、G4打开，其输出状态由R、S端的输入信号决定。
（2） CP 一旦变为0后，主触发器被封锁，其状态不再受 R、 S 影响，因此不 会有空翻现象。
二、 主从JK触发器 1．电路结构