第8章 数字集成电路晶体管级设计
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CMOS电路中的寄生PNPN结构
8.4.1 CMOS电路版图中的闩锁效应
在正常工作状态下，PNPN四层 结构之间的电压不会超过Vtg，因此 它处于截止状态。 在一定的外界因素触发下，例如 由电源端或输出端引入一个大的脉冲 干扰，或者受γ射线的瞬时辐照，使 PNPN四层结构之间的电压瞬间超过 Vtg，这时，该寄生结构中就会出现 很大的导通电流。 只要外部信号源或者VDD和VSS 能够提供大于维持电流IH的输出，即 使外界干扰信号已经消失，在PNPN 四层结构之间的导通电流仍然会维持， 这就是所谓的“闩锁”现象。
8.1
8.1 引言
数字集成电路是处理数字信号的集成电路。（数字信号：时
间及幅度离散。幅度，通常取两电平。）
数字集成电路设计主要考虑：
电路的信号传输速度、信号的延迟、信号的同步处理和异步处理、信
号的冲突等问题。
与模拟集成电路相比，由于数字集成电路设计更侧重于电路 的集成度、工作速度、功耗和噪声容限等性能指标。 数字集成电路晶体管级设计主要就是设计数字集成电路中的 非门、与非门和或非门等基本单元。
VLSI vs.小规模 vs.超高速
数字集成电路的基本电路按有源器件来分类，可 分为双极型晶体管（Bipolar Transistor）和场
效应晶体管(FET)两大类。
由双极型晶体管构成的电路类型包括晶体管逻辑
（TTL：Transistor-Transistor-Logic）和射极
耦合逻辑（ECL：Emitter-Coupled-Logic）。
3）温度扫描分析 温度扫描分析是指在进行直流和瞬态分析等 电路分析时，设置不同的工作温度，检验温度变 化引起器件参数变化后对电路性能的影响。
此外，与模拟集成电路晶体管级仿真一样，
数字集成电路晶体管级仿真也要做工艺角仿真，
以检验工艺制造过程中引起的器件参数变化对逻
辑单元性能的影响。
8.4 版图设计
OUT
INA
Vss
Vss
（a）按电路图转换 （b）MOS管水平走向设计 图8.13 与非门的版图
8.5.2 与非门和或非门电路
图8.14给出了两种不同结构的两输入端或非门的版图。
Vdd
INB INB INA OUT OUT INA
Vdd
Vss
Vss
（a）输入向左引线 （b）输入向上引线 图8.14 或非门版图
电路仿真
满足功能要求？ 是 版图设计和验证
与模拟设计流程比较：基本设
计流程相似。不需要进行过于繁
琐的参数值估算；通常取最小柵 长。
否 满足设计要求？ 是 流片和封装测试
图8.1 数字集成电路设计流程图
8.2 设计流程
1）给定逻辑功能及指标
电路逻辑功能指的是电路最终要达到的用户需求 目标。指标指的是电路要达到的性能，包括速度、功 耗和芯片面积。其中速度是指电路能够可靠工作时的 最高数据比特率。电路功耗有两种，一种是静态功耗， 另一种是动态功耗。对于集成度大的电路，电路中每 一器件的功耗设计得越小越好。电路的物理版图尺寸 决定芯片的面积大小，因此尽可能采用最小的工艺尺 寸来减小芯片面积。
MOS管尺寸。
与非门和或非门电路
3）版图实现 根据CMOS数字集成电路版图设计基本方法，可以将 图8.12（a）所示的两输入端与非门晶体管级电路图直接 转换成图8.13（a）所示的版图结构。如果将MOS管设计 成水平走向，便可得到图8.13（b）所示的版图。
Vdd Vdd
INB
OUT
INB INA
（a ） （b） 图8.12 二输入与非门（a）和二输入或非门（b）CMOS晶体管级电路
2）与非门和或非门电路的设计 大多数的逻辑门电路均可通过等效反 相器进行设计，所谓等效反相器设计，实 际上就是根据晶体管的串并联关系，再根 据等效反相器中相应晶体管的尺寸，直接 获得与非门中各晶体管的尺寸的设计方法。
输入 输出
输入
输出
输入
输出
Vss
Vss
Vss
（a）金属线从管子中间穿过的水平走向MOS管结构 （b）金属线 从管子上下穿过的走向MOS管结构（c）有多晶硅线穿过的垂直水 平走向MOS管结构 图8.6 有互连线穿过反相器版图的三种结构
8.4.2 CMOS数字集成电路版图设计
大尺寸的反相器通常由许多个较小的反相器并联组成， 各个源区和漏区用一些接触孔和金属线连接在一起，以减小
大MOS管的源-漏电阻，如图8.7（a）所示。另外，如图8.7 （b）所示，背靠背地放置MOS管，合并邻近的扩散区，可 得到更小的漏区电容。采用图8.7（c）所示的“星状”连接， 可使漏区电容进一步减小
Vdd
Vdd
Vdd
输入
输出
输入
输出
输入
输出
Vss
Vss
Vss
图8.7 并联反相器版图：（a）直接并联，（b）共用漏区，（c）星状连接
Vdd
Vdd
输入
输入 输出
输出
Vss
Vss
图8.5 反相器版图的两种基本结构：垂直走向（a）和水平走向（b）MOS管结构
8.4.2 CMOS数字集成电路版图设计
在版图设计过程中，CMOS反相器还可以有其他不同的 版图拓扑结构。如图8.6（a）、 8.6（b）、8.6（c）所示。
Vdd
Vdd
Vdd
polysilicon? 几层？
用版图符号表示为图8.4（b）所示的反相器的局部符 号电路版图。按同样的道理，可以用金属线和接触孔制作 接到电源VDD和地（VSS）的简单连线，如图8.4（c）所示。 图8.4（d）画出了最后的符号电路版图。（polysilicon?）
VDD
V V V
输入 输出
输入
输出
V
V
V
VSS (a)
(b)
(c)
8.5.2 与非门和或非门电路
归结起来，对具有n个输入端的与非门 电 路，其中各MOS管的尺寸计算方法为： （ 1）将与非门中的 n个串联 NMOS管等效为 反相器中的NMOS管，将n个并联的PMOS管 等效为反相器中的PMOS管； （2）根据开关时间和有关参数的要求计算出 等效反相器中的 NMOS 管与 PMOS 管的宽长 比；
与模拟版图设计关注点的不同
8.4.1 CMOS电路版图中的闩锁效应
版图寄生器件引起闩锁效 应（Latch-up）是设计CMOS
电路版图必须重视的一个问题。 以左图（a）所示的CMOS反相 器为例讨论这一问题。图（b） 所示的是该反相器版图的剖面 示意图，其等效电路如图（c） 所示，图中的RS、Rw为衬底和 P阱的体电阻。这两个寄生三极 管构成了一种PNPN的四层可 控硅（silicon-controlled rectifier ，SCR)结构。
（Leabharlann Baidu）考虑到NMOS管是串联结构，为保持下降
时间不变，各NMOS管的等效电阻必须缩小n
倍，亦即它们的宽长比必须是反相器中的
NMOS管的宽长比的n倍； （4）为保证在只有一个PMOS晶体管导通的情 况下，仍能获得所需的上升时间，要求各 PMOS管的宽长比与反相器中PMOS管相同。
同理，对或非门也可以采用类似的方法计算各
8.4.2 CMOS数字集成电路版图设计
阱接触
VDD CLK D T1 A N1 GND CLK CLK
D
VDD
CLK
CLK
B
T3
C
N3
Q
T 1
T 2
N 2
N 1
A
T 1 T 2
C
N 2
B
A B
N 1
T2
N2
C
CLK 主锁存器
CLK
T4
N4
CLK
CLK 从锁存器
QN VDD
CLK GND
衬底接触
边沿D触发器的晶体管级电路图及版图
2）晶体管级门电路实现 明确了要求实现的逻辑功能后，就可以用晶体
管来实现具有CMOS互补逻辑结构的非门、与非门
和或非门等基本逻辑单元，实现要求的逻辑功能。 3）电路仿真 对于构造好的晶体级电路，可以通过Hspice等 软件工具进行电路级仿真，以验证设计的晶体管级 电路结构是否满足要求的逻辑功能。
4）版图设计与验证 完成电路仿真后，就可以根据选用工艺的版图设计规则 按晶体管级的电路连接关系进行版图设计和DRC、LVS等版 图验证。 5）流片和封装测试
由场效应晶体管构成的电路类型分为增强/耗尽 （E/D）型NMOS、CMOS以及由砷化镓的金属 半导体FET（MESFET）和高电子迁移率晶体管
（HEMT）等构成的逻辑电路。
8.2 设计流程
图8.1给出了数字集成电路晶 体管级设计的一般流程，图中各 框图内容分别如下。
否
给定逻辑功能及指标
晶体管级门电路实现
下面将以CMOS反相器为例，讨论一般意义上CMOS基本逻 辑门的物理版图，以研究物理结构对电路性能的影响。在下图所 示的CMOS反相器的电路图中，各器件端点间所画的线表示连线。 在物理版图中，必须关心不同连线层之间物理上的相互关系。根据 制造工艺，知道N型MOS管的源区和漏区是N型扩散区；而P型 MOS管的源区和漏区是P型扩散区。因此，在物理结构上必须有 一种实现两种不同类型漏极之间连接的简单方法。假如工艺上不 能做隐埋孔接触，边条连线就必须采用金属线。
与非门和或非门电路
1）工作原理 二输入与非门和二输入或非门晶体管级电路原理图如 图8.12所示。
VDD
G M1 S D G M2 S D OUT INA G M3 INB G M4 D S CL D S INA INB G M3 D S G M4 D S G M1 G M2
VDD
S D S D OUT CL
8.5.3 CMOS传输门和开关逻辑
1）工作原理
MOS器件是一个典型的开关。当开关打开的时候， 就可以进行信号传输，这时将它们称为传输门。与普 通MOS电路的应用有所不同的是，在MOS传输门中， 器件的源端和漏端位置随传输的是高电平或是低电平 而发生变化，并因此导致VGS的参考点—源极位置发生 相应的变化。判断源极和漏极位置的基本原则是电流 的流向，对NMOS管，电流从漏极流向源极；对 PMOS管，电流从源极流向漏极。为防止发生PN结的 正偏置，NMOS的P型衬底接地，PMOS的N型衬底接 VDD。
1）直流特性分析 用来检验电路的静态逻辑功能是否正确，由电路漏电流引 起的静态功耗有多大，或者是通过直流扫描分析输出电压 与输入电压关系曲线等。（与模拟IC设计的区别） 2）瞬态特性分析
瞬态特性分析主要是指时域波形分析。数字集成电路 通过在输入端加阶跃信号或脉冲信号，根据瞬态仿真结果 得到电路的信号波形的逻辑关系、延迟时间、上升时间、 下降时间等性能指标，它是一种非线性时域分析。
集成电路设计技术与工具
第八章 数字集成电路晶体管级设计
基本要求
掌握数字集成电路晶体管级设计的设计流程
和电路仿真类型； 掌握数字标准单元库的原理和库单元的设计； 掌握焊盘输入单元、输出单元和双向三态单 元的设计。
内容提要
引言 8.2 设计流程 8.3 电路仿真 8.4 版图设计 8.5 设计举例 8.6 数字电路标准单元库简介 8.7 焊盘输入输出单元
版图验证通过后，就可以根据最后的版图形成GDS-II文 件送到晶圆制造公司进行流片。
流片之后的各基本逻辑单元经过在晶圆测试，满足性能 指标后，可以作为标准单元为更高层次的数字集成电路设计 服务；也可以进行封装测试，作为独立的模块使用。
8.3 电路仿真
数字电路是大信号、高度非线性的电路， 因此其仿真内容主要涉及直流分析（.DC）、 瞬态分析（.TRAN）和温度扫描分析 （.TEMP）等少数几项功能，分别介绍如下。
(d)
图8.4反相器电路图到符号电路版图的转换： （a）电路图，（b）漏极连线，（c）电源与地线连线，（d）输入与输出连线
8.4.2 CMOS数字集成电路版图设计
图8.4（d）所示的符号电路版图转换成物理版图，如 图8.5（a）所示。该符号电路版图还可以转换成图8.5（b） 所示的另一种物理版图。
SCR结构伏-安特性曲线
产生闩锁的基本条件有三个：
（1）外界因素使两个寄生三极 管的EB结处于正向偏置； （2）两个寄生三极管的电流放 大倍数乘积 b1b2>1 ；（具体 推倒过程见课本183-184） （3）电源所提供的最大电流大
于寄生可控硅导通所需要的
维持电流IH。
抑制闩锁效应的技术
抑制闩锁效应有多项技术，其中最 有效的办法就是减小寄生电阻RS和
RW。
如果这两个电阻为零，则寄生三极 管Q1和Q2永远不会打开。由右图可
知，这两个电阻的阻值依赖于阱连
接和衬底连接之间的距离。
阱连接和衬底连接之间的距离不但 要近，而且接触孔的数目要多。在 PMOS管和NMOS管之间放置尽可能 多的衬底连接和阱连接，能大大减 小寄生电阻的阻值，有效抑制闩锁。
8.4.2 CMOS数字集成电路版图设计
与模拟集成电路晶体管级设计一样，版图设计也是数 字集成电路晶体管级设计流程中的一个关键环节。 在数字集成电路版图布局和布线设计中，则注重其单
元版图设计的规整性，通常将各单元版图设计成等高不等 宽的结构，并且其电源和地线保持等高度和等宽度，以便 于其作为标准单元库在更高层次进行数字集成电路设计时 的自动布线。
8.4.1 CMOS电路版图中的闩锁效应
在正常工作状态下，PNPN四层 结构之间的电压不会超过Vtg，因此 它处于截止状态。 在一定的外界因素触发下，例如 由电源端或输出端引入一个大的脉冲 干扰，或者受γ射线的瞬时辐照，使 PNPN四层结构之间的电压瞬间超过 Vtg，这时，该寄生结构中就会出现 很大的导通电流。 只要外部信号源或者VDD和VSS 能够提供大于维持电流IH的输出，即 使外界干扰信号已经消失，在PNPN 四层结构之间的导通电流仍然会维持， 这就是所谓的“闩锁”现象。
8.1
8.1 引言
数字集成电路是处理数字信号的集成电路。（数字信号：时
间及幅度离散。幅度，通常取两电平。）
数字集成电路设计主要考虑：
电路的信号传输速度、信号的延迟、信号的同步处理和异步处理、信
号的冲突等问题。
与模拟集成电路相比，由于数字集成电路设计更侧重于电路 的集成度、工作速度、功耗和噪声容限等性能指标。 数字集成电路晶体管级设计主要就是设计数字集成电路中的 非门、与非门和或非门等基本单元。
VLSI vs.小规模 vs.超高速
数字集成电路的基本电路按有源器件来分类，可 分为双极型晶体管（Bipolar Transistor）和场
效应晶体管(FET)两大类。
由双极型晶体管构成的电路类型包括晶体管逻辑
（TTL：Transistor-Transistor-Logic）和射极
耦合逻辑（ECL：Emitter-Coupled-Logic）。
3）温度扫描分析 温度扫描分析是指在进行直流和瞬态分析等 电路分析时，设置不同的工作温度，检验温度变 化引起器件参数变化后对电路性能的影响。
此外，与模拟集成电路晶体管级仿真一样，
数字集成电路晶体管级仿真也要做工艺角仿真，
以检验工艺制造过程中引起的器件参数变化对逻
辑单元性能的影响。
8.4 版图设计
OUT
INA
Vss
Vss
（a）按电路图转换 （b）MOS管水平走向设计 图8.13 与非门的版图
8.5.2 与非门和或非门电路
图8.14给出了两种不同结构的两输入端或非门的版图。
Vdd
INB INB INA OUT OUT INA
Vdd
Vss
Vss
（a）输入向左引线 （b）输入向上引线 图8.14 或非门版图
电路仿真
满足功能要求？ 是 版图设计和验证
与模拟设计流程比较：基本设
计流程相似。不需要进行过于繁
琐的参数值估算；通常取最小柵 长。
否 满足设计要求？ 是 流片和封装测试
图8.1 数字集成电路设计流程图
8.2 设计流程
1）给定逻辑功能及指标
电路逻辑功能指的是电路最终要达到的用户需求 目标。指标指的是电路要达到的性能，包括速度、功 耗和芯片面积。其中速度是指电路能够可靠工作时的 最高数据比特率。电路功耗有两种，一种是静态功耗， 另一种是动态功耗。对于集成度大的电路，电路中每 一器件的功耗设计得越小越好。电路的物理版图尺寸 决定芯片的面积大小，因此尽可能采用最小的工艺尺 寸来减小芯片面积。
MOS管尺寸。
与非门和或非门电路
3）版图实现 根据CMOS数字集成电路版图设计基本方法，可以将 图8.12（a）所示的两输入端与非门晶体管级电路图直接 转换成图8.13（a）所示的版图结构。如果将MOS管设计 成水平走向，便可得到图8.13（b）所示的版图。
Vdd Vdd
INB
OUT
INB INA
（a ） （b） 图8.12 二输入与非门（a）和二输入或非门（b）CMOS晶体管级电路
2）与非门和或非门电路的设计 大多数的逻辑门电路均可通过等效反 相器进行设计，所谓等效反相器设计，实 际上就是根据晶体管的串并联关系，再根 据等效反相器中相应晶体管的尺寸，直接 获得与非门中各晶体管的尺寸的设计方法。
输入 输出
输入
输出
输入
输出
Vss
Vss
Vss
（a）金属线从管子中间穿过的水平走向MOS管结构 （b）金属线 从管子上下穿过的走向MOS管结构（c）有多晶硅线穿过的垂直水 平走向MOS管结构 图8.6 有互连线穿过反相器版图的三种结构
8.4.2 CMOS数字集成电路版图设计
大尺寸的反相器通常由许多个较小的反相器并联组成， 各个源区和漏区用一些接触孔和金属线连接在一起，以减小
大MOS管的源-漏电阻，如图8.7（a）所示。另外，如图8.7 （b）所示，背靠背地放置MOS管，合并邻近的扩散区，可 得到更小的漏区电容。采用图8.7（c）所示的“星状”连接， 可使漏区电容进一步减小
Vdd
Vdd
Vdd
输入
输出
输入
输出
输入
输出
Vss
Vss
Vss
图8.7 并联反相器版图：（a）直接并联，（b）共用漏区，（c）星状连接
Vdd
Vdd
输入
输入 输出
输出
Vss
Vss
图8.5 反相器版图的两种基本结构：垂直走向（a）和水平走向（b）MOS管结构
8.4.2 CMOS数字集成电路版图设计
在版图设计过程中，CMOS反相器还可以有其他不同的 版图拓扑结构。如图8.6（a）、 8.6（b）、8.6（c）所示。
Vdd
Vdd
Vdd
polysilicon? 几层？
用版图符号表示为图8.4（b）所示的反相器的局部符 号电路版图。按同样的道理，可以用金属线和接触孔制作 接到电源VDD和地（VSS）的简单连线，如图8.4（c）所示。 图8.4（d）画出了最后的符号电路版图。（polysilicon?）
VDD
V V V
输入 输出
输入
输出
V
V
V
VSS (a)
(b)
(c)
8.5.2 与非门和或非门电路
归结起来，对具有n个输入端的与非门 电 路，其中各MOS管的尺寸计算方法为： （ 1）将与非门中的 n个串联 NMOS管等效为 反相器中的NMOS管，将n个并联的PMOS管 等效为反相器中的PMOS管； （2）根据开关时间和有关参数的要求计算出 等效反相器中的 NMOS 管与 PMOS 管的宽长 比；
与模拟版图设计关注点的不同
8.4.1 CMOS电路版图中的闩锁效应
版图寄生器件引起闩锁效 应（Latch-up）是设计CMOS
电路版图必须重视的一个问题。 以左图（a）所示的CMOS反相 器为例讨论这一问题。图（b） 所示的是该反相器版图的剖面 示意图，其等效电路如图（c） 所示，图中的RS、Rw为衬底和 P阱的体电阻。这两个寄生三极 管构成了一种PNPN的四层可 控硅（silicon-controlled rectifier ，SCR)结构。
（Leabharlann Baidu）考虑到NMOS管是串联结构，为保持下降
时间不变，各NMOS管的等效电阻必须缩小n
倍，亦即它们的宽长比必须是反相器中的
NMOS管的宽长比的n倍； （4）为保证在只有一个PMOS晶体管导通的情 况下，仍能获得所需的上升时间，要求各 PMOS管的宽长比与反相器中PMOS管相同。
同理，对或非门也可以采用类似的方法计算各
8.4.2 CMOS数字集成电路版图设计
阱接触
VDD CLK D T1 A N1 GND CLK CLK
D
VDD
CLK
CLK
B
T3
C
N3
Q
T 1
T 2
N 2
N 1
A
T 1 T 2
C
N 2
B
A B
N 1
T2
N2
C
CLK 主锁存器
CLK
T4
N4
CLK
CLK 从锁存器
QN VDD
CLK GND
衬底接触
边沿D触发器的晶体管级电路图及版图
2）晶体管级门电路实现 明确了要求实现的逻辑功能后，就可以用晶体
管来实现具有CMOS互补逻辑结构的非门、与非门
和或非门等基本逻辑单元，实现要求的逻辑功能。 3）电路仿真 对于构造好的晶体级电路，可以通过Hspice等 软件工具进行电路级仿真，以验证设计的晶体管级 电路结构是否满足要求的逻辑功能。
4）版图设计与验证 完成电路仿真后，就可以根据选用工艺的版图设计规则 按晶体管级的电路连接关系进行版图设计和DRC、LVS等版 图验证。 5）流片和封装测试
由场效应晶体管构成的电路类型分为增强/耗尽 （E/D）型NMOS、CMOS以及由砷化镓的金属 半导体FET（MESFET）和高电子迁移率晶体管
（HEMT）等构成的逻辑电路。
8.2 设计流程
图8.1给出了数字集成电路晶 体管级设计的一般流程，图中各 框图内容分别如下。
否
给定逻辑功能及指标
晶体管级门电路实现
下面将以CMOS反相器为例，讨论一般意义上CMOS基本逻 辑门的物理版图，以研究物理结构对电路性能的影响。在下图所 示的CMOS反相器的电路图中，各器件端点间所画的线表示连线。 在物理版图中，必须关心不同连线层之间物理上的相互关系。根据 制造工艺，知道N型MOS管的源区和漏区是N型扩散区；而P型 MOS管的源区和漏区是P型扩散区。因此，在物理结构上必须有 一种实现两种不同类型漏极之间连接的简单方法。假如工艺上不 能做隐埋孔接触，边条连线就必须采用金属线。
与非门和或非门电路
1）工作原理 二输入与非门和二输入或非门晶体管级电路原理图如 图8.12所示。
VDD
G M1 S D G M2 S D OUT INA G M3 INB G M4 D S CL D S INA INB G M3 D S G M4 D S G M1 G M2
VDD
S D S D OUT CL
8.5.3 CMOS传输门和开关逻辑
1）工作原理
MOS器件是一个典型的开关。当开关打开的时候， 就可以进行信号传输，这时将它们称为传输门。与普 通MOS电路的应用有所不同的是，在MOS传输门中， 器件的源端和漏端位置随传输的是高电平或是低电平 而发生变化，并因此导致VGS的参考点—源极位置发生 相应的变化。判断源极和漏极位置的基本原则是电流 的流向，对NMOS管，电流从漏极流向源极；对 PMOS管，电流从源极流向漏极。为防止发生PN结的 正偏置，NMOS的P型衬底接地，PMOS的N型衬底接 VDD。
1）直流特性分析 用来检验电路的静态逻辑功能是否正确，由电路漏电流引 起的静态功耗有多大，或者是通过直流扫描分析输出电压 与输入电压关系曲线等。（与模拟IC设计的区别） 2）瞬态特性分析
瞬态特性分析主要是指时域波形分析。数字集成电路 通过在输入端加阶跃信号或脉冲信号，根据瞬态仿真结果 得到电路的信号波形的逻辑关系、延迟时间、上升时间、 下降时间等性能指标，它是一种非线性时域分析。
集成电路设计技术与工具
第八章 数字集成电路晶体管级设计
基本要求
掌握数字集成电路晶体管级设计的设计流程
和电路仿真类型； 掌握数字标准单元库的原理和库单元的设计； 掌握焊盘输入单元、输出单元和双向三态单 元的设计。
内容提要
引言 8.2 设计流程 8.3 电路仿真 8.4 版图设计 8.5 设计举例 8.6 数字电路标准单元库简介 8.7 焊盘输入输出单元
版图验证通过后，就可以根据最后的版图形成GDS-II文 件送到晶圆制造公司进行流片。
流片之后的各基本逻辑单元经过在晶圆测试，满足性能 指标后，可以作为标准单元为更高层次的数字集成电路设计 服务；也可以进行封装测试，作为独立的模块使用。
8.3 电路仿真
数字电路是大信号、高度非线性的电路， 因此其仿真内容主要涉及直流分析（.DC）、 瞬态分析（.TRAN）和温度扫描分析 （.TEMP）等少数几项功能，分别介绍如下。
(d)
图8.4反相器电路图到符号电路版图的转换： （a）电路图，（b）漏极连线，（c）电源与地线连线，（d）输入与输出连线
8.4.2 CMOS数字集成电路版图设计
图8.4（d）所示的符号电路版图转换成物理版图，如 图8.5（a）所示。该符号电路版图还可以转换成图8.5（b） 所示的另一种物理版图。
SCR结构伏-安特性曲线
产生闩锁的基本条件有三个：
（1）外界因素使两个寄生三极 管的EB结处于正向偏置； （2）两个寄生三极管的电流放 大倍数乘积 b1b2>1 ；（具体 推倒过程见课本183-184） （3）电源所提供的最大电流大
于寄生可控硅导通所需要的
维持电流IH。
抑制闩锁效应的技术
抑制闩锁效应有多项技术，其中最 有效的办法就是减小寄生电阻RS和
RW。
如果这两个电阻为零，则寄生三极 管Q1和Q2永远不会打开。由右图可
知，这两个电阻的阻值依赖于阱连
接和衬底连接之间的距离。
阱连接和衬底连接之间的距离不但 要近，而且接触孔的数目要多。在 PMOS管和NMOS管之间放置尽可能 多的衬底连接和阱连接，能大大减 小寄生电阻的阻值，有效抑制闩锁。
8.4.2 CMOS数字集成电路版图设计
与模拟集成电路晶体管级设计一样，版图设计也是数 字集成电路晶体管级设计流程中的一个关键环节。 在数字集成电路版图布局和布线设计中，则注重其单
元版图设计的规整性，通常将各单元版图设计成等高不等 宽的结构，并且其电源和地线保持等高度和等宽度，以便 于其作为标准单元库在更高层次进行数字集成电路设计时 的自动布线。