专用集成电路设计基础教程(来新泉 西电版)第2章 集成电路的基本制造工艺及版图设计PPT

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〔3〕 BiCMOS工艺：是一种同时兼容双极和CMOS的工 艺，适用于工作速度和驱动能力要求较高的场合，例如模拟类 型的ASIC。
〔4〕 GaAs工艺：通常用于微波和高频频段的器件制作， 目前不如硅工艺那样成熟。
〔5〕 BCD工艺：即Bipolar+CMOS+DMOS〔高压MOS〕， 一般在IC的控制局部中用CMOS。
第2章 集成电路的基本制造 工艺及版图设计
2.1 集成电路的基本制造工艺 2.2 集成电路的封装工艺 2.3 集成电路版图设计
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半个多世纪前的1947年贝尔实验室创造了晶体管；1949年 Schockley创造了双极〔Bipolar〕晶体管；1962年仙童公司首家 推出TTL〔Transistor Transistor Logic〕系列器件；1974年 ECL〔Emitter Coupled Logic〕系列问世。双极系列速度快， 但其缺点是功耗大，难以实现大规模集成。
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2. 深亚微米工艺特点 通常将0.35 μm以下的工艺称为深亚微米〔DSM〕工艺。 目前，国际上0.18 μm工艺已很成熟，0.13 μm工艺也趋成熟。 深亚微米工艺的特点包括： 〔1〕 面积〔Size〕缩小。特征尺寸的减小使得芯片面积 相应减小，集成度随之得到很大提高。例如，采用0.13 μm工 艺生产的ASIC，其芯片尺寸比采用0.18 μm工艺的同类产品 小50％。
除此之外，还有崭露头角的超导〔Superconducting〕工艺 等。
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1. ASIC主要工艺及选择依据 目前适用于ASIC的工艺主要有下述5种： 〔1〕 CMOS工艺：属单极工艺，主要靠少数载流子工作， 其特点是功耗低、集成度高。 〔2〕 TTL/ECL工艺：属双极工艺，多子和少子均参与导 电，其突出的优点是工作速度快，但是工艺相对复杂。
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在CMOS电路中，P沟MOS管作为负载器件，N沟MOS 管作为驱动器件，这就要求在同一个衬底上制造PMOS管和 NMOS管，所以必须把一种MOS管做在衬底上，而把另一种 MOS管做在比衬底浓度高的阱中。根据阱的导电类型， CMOS电路又可分为P阱CMOS、N阱CMOS和双阱CMOS电 路。传统的CMOS IC工艺采用P阱工艺，这种工艺中用来制 作NMOS管的P阱，是通过向高阻N型硅衬底中扩散(或注入) 硼而形成的。
露出硅外表而形成引线欧姆洞；
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图2-4 标准双极型IC工艺流程
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〔g〕 为铝线的形成过程, 即首先在整个硅片外表蒸一层 铝，接着把不需要的地方的铝再反刻掉，就形成了芯片内部 的内连线。
最后还要经过钝化，即生长保护膜的过程。 由典型的PN结隔离的掺金TTL电路工艺制作的集成电路中 的NPN晶体管剖面图如图 2-5 所示，它根本上由外表图形(光 刻掩膜)和杂质浓度分布决定。 下面结合主要工艺流程来介绍双极型集成电路中元器件的 形成过程及其构造。
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2.1.1 双极工艺 简化的标准双极工艺如图2-4所示。 图中: 〔a〕 为隐埋层(Buried Layer BL)扩散； 〔b〕 为外延层(epitaxial layer, 简写为epi)生成; 〔c〕 为隔离扩散； 〔d〕 为硼扩散, 即基区扩散； 〔e〕 为磷扩散, 即发射区扩散； 〔f〕 为刻蚀, 即将所有需引线地方的氧化层全部刻掉，
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图2-10 N+发射区和引线接触区扩散 〔a〕 掩膜幅员形〔阴影区〕; 〔b〕 基区扩散后硅片的剖面图
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7. 第五次光刻——引线接触孔光刻 此次光刻的掩膜幅员形如图2-11所示。
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图2-11 引线接触孔图形〔阴影区〕
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8. 第六次光刻——金属化内连线光刻 此次光刻版的掩膜幅员形及反刻铝形成金属化内连线后的 芯片复合图及剖面图如图2-12 所示。图2-13给出了在双极型模 拟电路中使用的放大管和双极型数字电路中使用的开关管的复 合工艺图。由图可见，模拟电路中的放大管的幅员面积比数字 集成电路中用的开关管的面积大，这是由于模拟电路的电源电 压高，要求放大管的击穿电压U(BR)高，因此选用外延层的电 阻率ρepi较高、厚度τepi较厚、结深χjc较深，于是耗尽区宽度 增加，横向扩散严重。
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图2-8 隔离扩散 (a) 隔离扩散孔的掩膜幅员形〔阴影区〕；〔b〕 隔离扩散后硅片的剖面图
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5. 第三次光刻——P型基区扩散孔光刻 此次光刻决定NPN管的基区以及基区扩散电阻的图形。 基区扩散孔的掩膜幅员形及基区扩散后的芯片剖面如图2-9 所示。
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图2-9 基区扩散 〔a〕 基区扩散孔的掩膜幅员形〔阴影区〕；
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扩散：就是在高温下将N型或P型杂质从硅外表扩散到体 内的过程。
淀积：就是在一特定的装置中，通过通入不同的反响气体 而在一定的工艺条件下往硅片外表沉淀一层介质或薄膜，如 Poly。
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目前，对设计ASIC来说，可供选择的制造工艺有：通 用的CMOS工艺；适宜高速大电流的ECL／TTL，即双极 〔Bipolar〕工艺；将两者相结合的BiCMOS工艺；极高速的 GaAs工艺等。这些制造工艺在一段时期将同时并存。然而 对ASIC设计而言，主流工艺还是CMOS工艺。当然目前还有 一种正在开展中的BCD〔Bipolar+CMOS+DMOS〔高压〕〕 工艺。
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图2-3 IC制造工艺步骤
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IC制造工艺主要有： 氧化：在单晶体上或外延层上生长一层二氧化硅的过程。 光刻：就是利用感光胶感光后的抗腐蚀特性，在硅片外表 的掩膜层上刻制出所要求的图形。光刻版是记载有图形的一系 列玻璃版或铬版等，不同版上的图形在工艺制造时有先后顺序 和相互制约关系，图形数据来源于我们设计的集成电路幅员， 其作用是控制工艺过程，以便有选择地实现指定器件。
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图2-7
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4. 第二次光刻——P+隔离扩散孔光刻 隔离扩散的目的是在硅衬底上形成许多孤立的外延层岛， 以实现各元件间的电绝缘。实现隔离的方法很多，有反偏PN 结隔离、介质隔离、PN结—介质混合隔离等。各种隔离方法 各有优缺点。由于反偏PN结隔离的工艺简单，与元件制作工 艺根本相容，因而成为目前最常用的隔离方法，但此方法的隔 离扩散温度高〔T=1175℃〕，时间长〔t=2.5~3 h〕，结深可达 5~7 μm，所以外推较大。此工艺称为标准隐埋集电极 〔Standard Buried Co11ecuor, SBC〕隔离工艺。在集成电路中， P衬底应接最负电位，以使隔离结处于反偏，到达各岛间电绝 缘的目的。隔离扩散孔的掩膜幅员形及隔离扩散后的芯片剖面 如图2-8所示。
〔b〕 基区扩散后硅片的剖面图
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6. 第四次光刻——N+发射区扩散孔光刻 此次光刻还包括集电极和N型电阻的接触孔以及外延层的 反偏孔。由于Al和N-Si接触，只有当N型硅的杂质浓度NP 大于 等于 1019 cm-3时，才能形成欧姆接触，因此必须进展集电极 接触孔N+扩散。 此次光刻版的掩膜图形和N+发射区扩散后的芯片剖面如 图2-10所示。
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根据用户和设计的需要，一般从以下5个方面选择适宜的 工艺：
〔1〕 集成度和功耗。如果对集成度和功耗有较高的要求， 那么CMOS工艺是最正确选择。
〔2〕 速度〔门传播延迟〕。TTL和ECL工艺适合于对速 度要求较高的ASIC。对速度要求特别高的微波应用场合，那 么必须选择GaAs工艺。
〔3〕 驱动能力。几种工艺中，TTL/ECL的驱动能力最强。 〔4〕 本钱造价。相对来说，CMOS工艺为首选工艺。对 于模拟类型的ASIC，那么需要选用相对复杂的BiCMOS工艺。 〔5〕 有无IP库和设计继承性。
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3. 制造影响设计 芯片的制造技术引导并制约着芯片的设计技术，其影响有 以下几个方面： (1) 扩展了设计技术空间。 (2) 提高了对设计技术的要求。 (3) 促成了新的设计技术文化。
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2.1 集成电路的根本制造工艺
CMOS集成电路制作在一片圆形的硅薄片 〔Wafer〕上。每个硅片含有多个独立芯片或 称为管芯。量产时，一个硅片上的管芯通常一 样。硅片上除管芯外，一般还有测试图形和工 艺 检测图形，用来监测工艺参数，如图2-1所示。
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图 2-6 第一次光刻的掩膜幅员形及隐埋层扩散后的芯片剖面图
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3. 外延层淀积 外延层淀积后的芯片剖面图如图2-7所示。外延层淀积时 应考虑的设计参数主要是外延层电阻率ρepi和外延层厚度τepi。 为了使结电容Cjb、Cjc小，击穿电压U(BR)CBO高，以及在以后的 热处理过程中外延层下推的距离小，ρepi应选得高一些；为了 使集电极串联电阻rcs和饱和压降UCES都小，又希望ρepi低一些。 这两者是矛盾的，需加以折中。
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N阱工艺与之相反，是向高阻P型硅衬底中扩散(或注入)磷， 形成一个做PMOS管的阱，由于NMOS管做在高阻的P型硅衬 底上，因而降低了NMOS管的结电容及衬底偏置效应。这种工 艺的最大优点是同NMOS器件具有良好的兼容性。双阱工艺是 在高阻的硅衬底上，同时形成具有较高杂质浓度的P阱和N阱, NMOS管和PMOS管分别做在这两个阱中。这样，可以独立调 节两种沟道MOS管的参数，以使CMOS电路到达最优的特性， 而且两种器件之间的距离也因采用独立的阱而减小，以适合于 高密度的集成，但其工艺比较复杂。
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图2-5 典型数字集成电路中择 对于典型的PN结隔离双极集成电路来说，衬底一般选用P 型硅。为了提高隔离结的击穿电压而又不使外延层在后续工艺 中下推太多，衬底电阻率选ρ≈10 Ω·cm。
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2. 第一次光刻——N+隐埋层扩散孔光刻 第一次光刻〔即光1〕的掩膜幅员形及隐埋层扩散后的 芯片剖面图如图2-6所示。由于集成电路中的晶体管是三结 四层构造，故集成电路中各元件的端点都从上外表引出，并 在上外表实现互连。为了减小晶体管集电极的串联电阻和寄 生PNP管的影晌，在制作元器件的外延层和衬底之间需要作 N+隐埋层。
20世纪70年代初期，MOSFET〔Metal Oxide Semiconductor Field Effect Transistor〕晶体管异军突起。
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现在，CMOS〔Complementary MOS〕已经无以替代地占 据统治地位，对其不断的改进，包括采用硅栅、多层铜连线等， 使得其速度和规模都已到达相当高度。然而功耗又重新 变成CMOS设计中的重大难题，人们在不断地寻求突破性进展。 目前，GaAs〔Gallium Arsenide, 砷化镓〕工艺仍然是使器件速 度最快的半导体工艺，它使器件可以工作在几个吉赫兹的频率 上，但功耗较大，单级门功耗可达几个毫瓦。其他还有SiGe 〔Silicon Germanium，锗化硅〕工艺，情况也根本相当。
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〔2〕 速度 〔Speed〕提高。寄生电容的减小使得器件的 速度进一步提高。目前采用0.13 μm 工艺已生产出主频超过1 GHz的微处理器。
〔3〕 功耗 〔Power Consumption〕降低。 深亚微米的互连线分布参数的影响随着集成度的提高也越 来越突出，线延迟对电路的影响可能超过门延迟的影响，而成 为其开展的主要制约因素，并极大地制约着前端设计的概念和 过程。
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图2-1 硅片上的管芯
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简化的IC制造过程如图2-2所示。 简化的IC制造工艺步骤如图2-3所示。 图2-3只列出了主要的工序，没有列出化学清洗及中测以 后的工序，如裂片、压焊、封装等后工序。但我们对后工序要 有足够的重视，因为后工序所占的本钱比例较大，对产品成品 率的影响也较大。
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图2-2 IC制造过程
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图2-12 金属化内连线 〔a〕 第六次光刻的掩膜幅员形； 〔b〕 形成内连线后的芯片复合图形；〔c〕 剖面图
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图2-13 集成电路中双极型晶体管的复合工艺图 〔a〕 〔b〕 数字集成电路中使用的开关管〔图中各数字均以μm为单位〕
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2.1.2 CMOS工艺 MOS集成电路由于其有源元件导电沟道的不同，又可分为
PMOS集成电路、NMOS集成电路和CMOS集成电路。各种MOS集成 电路的制造工艺不尽一样。MOS集成电路制造工艺根据栅极的 不同可分为铝栅工艺〔栅极为铝〕和硅栅工艺〔栅极为掺杂多 晶硅〕。
由于CMOS集成电路具有静态功耗低、电源电压范围宽、输 出电压幅度宽〔无阈值损失〕等优点，且具有高速度、高密度 的潜力，又可与TTL电路兼容，因此使用比较广泛。