一种采用新的相频检测技术的CMOS数字锁相环

一种采用新的相频检测技术的CMOS数字锁相环
刘素娟;周安宇;陈建新;蔡黎明;徐东升
【期刊名称】《固体电子学研究与进展》
【年(卷),期】2004(24)4
【摘要】提出了一种新型的数字锁相环 (DPLL) ,它的相频检测器采用全新的设计方法 ,与传统电荷泵锁相环相比 ,具有快速锁定、低抖动、低功耗、频率范围宽、且能消除相位“死区”的优点。

锁相环在 1.8V外加电源电压时 ,工作在 6 0～ 6 0 0MHz宽的频率范围内 ,最大功耗为 3.5mW。

采用分数分频技术 ,具有较小的输出频率间隔 ,并利用Σ Δ调制改善相位噪声性能。

设计采用0 .18μm ,5层金属布线工艺。

峰峰相位抖动小于输出信号周期(Tout)的 0 .5 % ,锁相环的锁定时间小于参考频率预分频后信号周期 (Tpre)的 15 0倍。

【总页数】6页(P476-481)
【关键词】数字锁相环;相频检测;压控振荡器;分数分频;互补金属氧化物半导体【作者】刘素娟;周安宇;陈建新;蔡黎明;徐东升
【作者单位】北京工业大学光电子实验室;中国华大集成电路设计中心
【正文语种】中文
【中图分类】TN431
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