二-五-十进制异步加法计数器74LS90

2. 二-五-十进制异步加法计数器74LS90 ★ 从计数器命名可知：
74LS90可以实现二进制、五进制加法计数功能，如果按照“低位片循环一周，向高位片进一位”的级联扩展方式，将二进制加法计数单元和五进制加法计数单元联系起来，就可以实现十进制加法计数器，此时，整个计数器组成了异步时序逻辑电路的结构，因此，74LS90被称为二-五-十进制异步加法计数器。

与74LS197的使用类似，74LS90通过级联组成十进制异步加法计数器时，也存在两种方式，下文中将详细介绍。

74LS90的芯片封装图和功能示意图如图8.3.16所示。

图8.3.17 二-五-十进制异步加法计数器74LS90 （a ）芯片封装图 （b ）功能示意图
★ 分析图8.3.17，将得到的74LS90的管脚信息总结如下：
74LS90的逻辑功能端包括2个下降沿有效的输入时钟信号端 和 、4个高有效的输入控制端 ，以及4个输出状态端 。

表8.3.10为74LS90的功能表，完整地表达了74LS90的逻辑功能。

表8.3.10 二-五-十进制异步加法计数器74LS90的功能表
★ 分析表8.3.10，将得到的74LS90的逻辑功能完整总结如下：
◆ 异步置9、高有效，
为置数控制端。

0123 Q Q Q Q 、、、10 CLK CLK B 0A 0B 99A R R S S 、、、B 9A 9 S S 、
74LS90没有提供输入数据端，当
时， ，即输出状态被直接置为9。

◆ 异步清零、高有效， 为清零控制端。

◆ 计数器在不置数、不清零的前提下，时钟脉冲的下降沿工作，完成计
数功能，有以下四种情况。

▲ 时钟信号从
输入，则完成二进制加法计数，对应输出状态为
； ▲ 时钟信号从
输入，完成五进制加法计数，对应输出状态排列为 ，工作循环为000到100的递增循环， 为最高位； ▲ 时钟信号从 输入，
且将二进制计数器的输出状态 作为五进制计数器的时钟信号，接入
，则组成了“二进制单元先运行，五进制单元后运行”的级联结构，由此实现十进制加法计数功能，
其输出状态排列为
； ▲ 时钟信号从 输入，且将五进制计数器的输出最高位状态
作为二进制计数器的时钟信号，接入
，则组成了“五进制单元先运行，二进制单元后运行”的级联结构，由此实现的十进制加
法计数器的输出状态排列为。

◆ 上述功能的优先级排序为“置9→清零→计数”。

综上所述，
74LS90是一个下降沿工作的加法计数器，可以完成二进制和五进制计数功能，并通过异步级联方式，完成两种类型的十进制计数功能，但没有设置输出进位端，并且，电路还具有异步清零、高有效；异步置9、高有效的功能。

以下详细介绍74LS90的具体使用方法和特点，二-八-十六进制异步加法计数器74LS197的使用方法是类似的。

★ 74LS90组成8421 BCD 码形式的十进制加法计数器
根据74LS90的功能表可知，将74LS90组成“二进制单元先运行，五进制单元后运行”的结构，就得到输出状态排列符合8421 BCD 码形式的十进制加法计数器，也常常称为“2×5的十进制加法计数器”，其逻辑电路图和结构示意图如图8.3.18所示。

0CLK 0123Q Q Q Q 0Q 1CLK 123Q Q Q 0CLK 1CLK 3Q 0Q 1CLK 3Q 0CLK 1230Q Q Q Q 19B 9A ==S S 10011
0111213=++++n n n n Q Q Q Q B 0A 0 R R 、
图8.3.18 74LS90构成8421 BCD码计数方式的十进制加法计数器
（a）逻辑电路图（b）结构示意图
表8.3.11 图8.3.18所示电路的状态表Array按照图8.3.18所示异步级联方
式得到的十进制异步加法计数器的
状态表，如表8.3.11所示。

观察表8.3.11中输出状态的迁
移规律，可以发现，电路工作时，其
工作循环由10种状态递增迁移组成，
且输出状态遵照8421 BCD码形式排
列。

★74LS90组成5421 BCD码形式的十进制加法计数器
如果将74LS90组成“五进制单元先运行，二进制单元后运行”的结构，就
得到输出状态排列符合5421 BCD码形式的十进制加法计数器，也常常称为“5×2
的十进制加法计数器”，其逻辑电路图和结构示意图如图8.3.19所示。

（a）逻辑电路图（b）结构示意图
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表8.3.12 图8.3.19所示电路的状态表
式得到的十进制异步加法计数器的
状态表，如表8.3.12所示。

观察表8.3.12中输出状态的迁
移规律，可以发现，电路工作时，其
工作循环中的10种状态遵照5421
BCD码形式。