加法器的应用
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E3 A BC BD A BC BD
E2 BC D BC BD B(C D) B(C D) B (C D)
E1 C D CD C D C D
E0 D
第4章 组合逻辑电路
③ 画逻辑电路。
该电路采用了三种门电路，速度较快，逻辑图如图4.2.4所示。
第4章 组合逻辑电路
第4章 组合逻辑电路
图4.3.1 编码器的原理框图
第4章 组合逻辑电路
1.二进制优先编码器 常用中规模优先编码器有74LS148(8线-3线优先编码器）、 74LS147（10线-4线BCD 74LS148是一种带扩展功能的二进制优先编码器，其逻 辑电路和逻辑符号如图4.3.2所示。在逻辑符号中，小圆圈表 示低电平有效。
第4章 组合逻辑电路
表4.1.1 例4.1.1的真值表
ABC
F
000
0
001
0
010
0
011
1
100
0
101
1
110
1
111
1
由真值表可以看出，在三个输入变量中，只要有两个或 两个以上的输入变量为1，则输出函数F为1，否则为0，它表 示了一种“少数服从多数”的逻辑关系。因此可以将该电路 概括为：三变量多数表决器。
第4章 组合逻辑电路
4.1 组合逻辑电路的分析
所谓逻辑电路的分析，就是找出给定逻辑电路输出和 输入之间的逻辑关系，并指出电路的逻辑功能。分析过 程一般按下列步骤进行：
(1) 根据给定的逻辑电路，从输入端开始，逐级推导 出输出端的逻辑函数表达式。
(2) 根据输出函数表达式列出真值表。 (3) 用文字概括出电路的逻辑功能。
1 1 1 111111
Y3 Y2 Y1 Y0
1111 1110 0001 0010 0101 0110 1001 1010 1101 1110
第4章 组合逻辑电路
4.3.2 译码是编码的逆过程，译码器(Decoder)的逻辑功能是
将输入二进制代码的原意“译成”相应的状态信息。译码 器有两种类型：一类是变量译码器，也称唯一地址译码器， 常用于计算机中将一个地址代码转换成一个有效信号；另 一类是显示译码器，主要用于驱动数码管显示数字或字符。
① 逻辑抽象。将文字描述的逻辑命题转换成真值表叫逻辑抽象，首先 要分析逻辑命题，确定输入、 输出变量；然后用二值逻辑的0、1两种状态 分别对输入、输出变量进行逻辑赋值，即确定0、1 的具体含义；最后根据ቤተ መጻሕፍቲ ባይዱ输出与输入之间的逻辑关系列出真值表。
② 选择器件类型。根据命题的要求和器件的功能及其资源情况决定采 用哪种器件。例如，当选用MSI组合逻辑器件设计电路时，对于多输出函 数来说，通常选用译码器实现电路较方便，而对单输出函数来说，则选用 数据选择器实现电路较方便。
的输入、输出均为低电平有效，因此给每个输出端加一个
反相器，即可将反码输出的BCD码转换为正常的BCD码。
第4章 组合逻辑电路
图4.3.3 74LS147的逻辑符号
第4章 组合逻辑电路
表4.3.2 74LS147的功能表
I1 I2 I3 I4 I5 I6 I7 I8 I9
111 11 11 11 ××× ×× ×× × 0 ××× ×× ×× 0 1 ××× ×× × 0 1 1 ××× ×× 0 1 1 1 ××× × 0 1 1 1 1 ××× 0 1 1 1 1 1 ×× 0 1 1 1 1 1 1 ×0 1 1 1 1 1 1 1
组合逻辑电路可以采用小规模集成电路实现，也可以采 用中规模集成电路器件或存储器、可编程逻辑器件来实现。 虽然采用中、大规模集成电路设计时，其最佳含义及设计 方法都有所不同，但采用传统的设计方法仍是数字电路设 计的基础。因此下面先介绍采用设计的实例。
第4章 组合逻辑电路 组合逻辑电路的设计一般可按以下步骤进行：
第4章 组合逻辑电路
【例4-2】分析图4-3(a)所示电路，指出该电路的逻辑功能。
图4.1.2 例4.1.2电路
第4章 组合逻辑电路
解(1) 写出函数表达式。
Si Ai Bi Ci
Ci1 ( Ai Bi )Ci Ai Bi
(2) 列真值表。
表4.1.2 例4.1.2的真值表
Ai Bi Ci 000 0 01 010 011 100 101 110 111
如果不考虑低位来的进位，即Ci=0，则这样的电路称 为半加器，其真值表和逻辑电路分别如表4.1.3和图4.1.3所 示。
第4章 组合逻辑电路
表4.1.3 半加器真值表
Ai Bi 00 01 10 11
Ci+1 Si 00 01 01 10
图4.1.3 半加器
第4章 组合逻辑电路
4.2 组合逻辑电路的设计
E3 E2 E1 E0 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 ×××× ×××× ×××× ×××× ×××× ××××
第4章 组合逻辑电路
(2) 选择器件，写出输出函数表达式。题目没有具体 指定用哪一种门电路，因此可以从门电路的数量、种类、 速度等方面综合折衷考虑，选择最佳方案。该电路的化 简过程如图4-7(b)所示，首先得出最简与或式，然后进行 函数式变换。变换时一方面应尽量利用公共项以减少门 的数量，另一方面减少门的级数，以减少传输延迟时间， 因而得到输出函数式为
第4章 组合逻辑电路
图4.3.2 优先编码器74LS148
第4章 组合逻辑电路
表4.3.1 74LS148的功能表
输入
输
S
I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0
1 ××××××××
111
0 1 1111111
111
0 0 ××××××× 0 1 0 ××××××
000 001
第4章 组合逻辑电路
图4.3.5 2-4译码器的逻辑电路与逻辑符号
第4章 组合逻辑电路
变量译码器的原理框图如图4.3.4所示，它有n个输入 端、m个译码输出端,m≤2n。译码器工作时，对于n变量的 每一组输入代码，m个输出中仅有一个为有效电平，其余 输出均为无效电平。
第4章 组合逻辑电路
图4.3.4 变量译码器的原理框图
第4章 组合逻辑电路
1. 二进制译码器有n位输入、2n位输出。常用的中规模集 成芯片有74LS139（双2线-4线译码器）、74LS138 (3线-8 线译码器)、74LS154（4线-16 1）译码器的功能描述 (1）2-4译码器。图4.3.5为2-4译码器的逻辑电路及逻 辑符号，其功能表如表4.3.5所示。
2.二-
二-
BCD优先编码器。
74LS147BCD优先编码器的逻辑符号如图4.3.3所示，功能
表如表4.3.2所示。它有9
I1
~
I
和4个输出端
9
Y3 ~ Y0 (反码),均为低电平有效。
应注意，74LS147没有I0
I1
~
I
均无
9
效时，输出 Y3 ~ Y0 为1111，其反码为0000
BCD
0输出，因此表中的第1行默认为I0输入。74LS147
0 1 1 0 ××××× 0 1 1 1 0 ××××
010 011
0 1 1 1 1 0 ××× 0 1 1 1 1 1 0 ××
100 101
0 1 1 1 1 1 1 0×
110
0 1 1 1 1 1 1 10
111
出
YEX YS
11 10 01 01 01 01 01 01 01 01
第4章 组合逻辑电路
图 4.2.4 8421 BCD码转换为余3码的电路
第4章 组合逻辑电路
4.3 常用MSI组合逻辑器件及应用
4.3.1
将数字、文字、符号或特定含义的信息用二进制代码表示
(Encoder)。图4.3.1是编码器的原理框图，它有m个输入信号、 n位二进制代码输出。m和n之间的关系为m≤2n。当m=2n时，称 为二进制编码器。m=10,n=4时称为二-十进制 (BCD) 编码器。 常用的编码器有普通编码器和优先编码器两类。普通编码器的 特点是：任何时刻只允许输入一个有效信号，不允许出现多个 输入同时有效的情况，否则编码器将产生错误的输出。优先编 码器则在一定条件下允许多个输入同时有效，它能够根据事先 安排好的优先顺序只对优先级别最高的有效输入信号进行编码。
第4章 组合逻辑电路
【例4.1.1】 分析图4.1.1所示组合逻辑电路的逻辑功能。 解：根据给出的逻辑图， 逐级推导出输出端的逻辑函 数表达式：
P1 AB, P2 BC, P3 AC F P1 P2 P3 AB BC AC AB BC AC
第4章 组合逻辑电路
图4.1.1 例4.1.1的逻辑电路
第4章 组合逻辑电路
图4.2.3 例4.2.2的电路框图及卡诺图
第4章 组合逻辑电路
表4.2.2 例4.2.2的真值表
AB C D
00 0 0 00 0 1 00 1 0 00 1 1 01 0 0 01 0 1 01 1 0 01 1 1 10 0 0 10 0 1 10 1 0 10 1 1 11 0 0 11 0 1 11 1 0 11 1 1
③ 根据真值表和选用逻辑器件的类型，写出相应的逻辑函数表达式。 当采用SSI集成门设计时，为了获得最简单的设计结果，应将逻辑函数表 达式化简，并变换为与门电路相对应的最简式。
④ 根据逻辑函数表达式及选用的逻辑器件画出逻辑电路图。
第4章 组合逻辑电路
【例4.2.1】设计一个一位全减器。
解: (1) 列真值表。全减器有三个输入变量：被减数An、 减数Bn、低位向本位的借位Cn；有两个输出变量：本位差Dn、 本位向高位的借位C n+1， 其框图如图4.2.1(a)所示。
第4章 组合逻辑电路
Dn An BnCn An BnCn An Bn C n An BnCn An Bn Cn
Cn1 An Bn C n An Bn C n BnCn An (Bn Cn ) BnCn An (Bn Cn ) BnCn
第4章 组合逻辑电路
（4）画出逻辑电路。根据以上表达式画出的逻辑电路如 图4.2.2
表4.2.1 全减器真值表
An Bn Cn 0 00 0 01 0 10 0 11 1 00 1 01 1 10 1 11
Cn+1 Dn
0
0
1
1
1
1
1
0
0
1
0
0
0
0
1
1
第4章 组合逻辑电路
图4.2.1 全减器框图及卡诺图
第4章 组合逻辑电路
(2) 选器件。
选用非门、异或门、与或非门三种器件。 （3）写逻辑函数式。首先画出Cn+1和Dn的卡诺图，如图 4.2.1(b)所示，然后根据选用的SSI器件将Cn+1、Dn分别化简为 相应的函数式。由于该电路有两个输出函数，因此化简时应 从整体出发，尽量利用公共项使整个电路门数最少，而不是 将每个输出函数化为最简。
Ci+1 Si 00 01 01 10 01 10 10 11
第4章 组合逻辑电路
(3) 分析功能。
由真值表可见，当三个输入变量Ai、Bi、Ci中有一个为 1或三个同时为1时，输出Si=1，而当三个变量中有两个或 两个以上同时为1时，输出Ci+1=1，它正好实现了Ai、Bi、Ci 三个一位二进制数的加法运算功能，这种电路称为一位全 加器。其中，Ai、Bi分别为两个一位二进制数相加的被加数、 加数， Ci为低位向本位的进位，Si为本位和，Ci+1是本位向 高位的进位。一位全加器的符号如图4.1.2(b)所示。
工程上的最佳设计，通常需要用多个指标去衡量， 主要考虑的问题有以下几个方面：
(1) 所用的逻辑器件数目最少，器件的种类最少，且 器件之间的连线最简单。这样的电路称“最小化”电路。
(2) 满足速度要求，应使级数尽量少，以减少门电路 的延迟。
(3) 功耗小，工作稳定可靠。
第4章 组合逻辑电路
上述“最佳化”是从满足工程实际需要提出的。显然， “最小化”电路不一定是“最佳化”电路，必须从经济指 标和速度、 功耗等多个指标综合考虑，才能设计出最佳电 路。
本例也可以采用其他SSI集成门实现，读者可以自行分 析。
图4.2.2 全减器的逻辑图
第4章 组合逻辑电路
【例4.2.2】用门电路设计一个将8421BCD码转换为余3
解：(1)分析题意，列真值表。 该电路输入为8421BCD码，输出为余3码，因此它是一 个四输入、四输出的码制变换电路，其框图如图4.2.3(a)所 示。根据两种BCD码的编码关系，列出真值表，如表4.2.2 所示。由于8421BCD码不会出现1010~1111这六种状态，因 此把它视为无关项。
E2 BC D BC BD B(C D) B(C D) B (C D)
E1 C D CD C D C D
E0 D
第4章 组合逻辑电路
③ 画逻辑电路。
该电路采用了三种门电路，速度较快，逻辑图如图4.2.4所示。
第4章 组合逻辑电路
第4章 组合逻辑电路
图4.3.1 编码器的原理框图
第4章 组合逻辑电路
1.二进制优先编码器 常用中规模优先编码器有74LS148(8线-3线优先编码器）、 74LS147（10线-4线BCD 74LS148是一种带扩展功能的二进制优先编码器，其逻 辑电路和逻辑符号如图4.3.2所示。在逻辑符号中，小圆圈表 示低电平有效。
第4章 组合逻辑电路
表4.1.1 例4.1.1的真值表
ABC
F
000
0
001
0
010
0
011
1
100
0
101
1
110
1
111
1
由真值表可以看出，在三个输入变量中，只要有两个或 两个以上的输入变量为1，则输出函数F为1，否则为0，它表 示了一种“少数服从多数”的逻辑关系。因此可以将该电路 概括为：三变量多数表决器。
第4章 组合逻辑电路
4.1 组合逻辑电路的分析
所谓逻辑电路的分析，就是找出给定逻辑电路输出和 输入之间的逻辑关系，并指出电路的逻辑功能。分析过 程一般按下列步骤进行：
(1) 根据给定的逻辑电路，从输入端开始，逐级推导 出输出端的逻辑函数表达式。
(2) 根据输出函数表达式列出真值表。 (3) 用文字概括出电路的逻辑功能。
1 1 1 111111
Y3 Y2 Y1 Y0
1111 1110 0001 0010 0101 0110 1001 1010 1101 1110
第4章 组合逻辑电路
4.3.2 译码是编码的逆过程，译码器(Decoder)的逻辑功能是
将输入二进制代码的原意“译成”相应的状态信息。译码 器有两种类型：一类是变量译码器，也称唯一地址译码器， 常用于计算机中将一个地址代码转换成一个有效信号；另 一类是显示译码器，主要用于驱动数码管显示数字或字符。
① 逻辑抽象。将文字描述的逻辑命题转换成真值表叫逻辑抽象，首先 要分析逻辑命题，确定输入、 输出变量；然后用二值逻辑的0、1两种状态 分别对输入、输出变量进行逻辑赋值，即确定0、1 的具体含义；最后根据ቤተ መጻሕፍቲ ባይዱ输出与输入之间的逻辑关系列出真值表。
② 选择器件类型。根据命题的要求和器件的功能及其资源情况决定采 用哪种器件。例如，当选用MSI组合逻辑器件设计电路时，对于多输出函 数来说，通常选用译码器实现电路较方便，而对单输出函数来说，则选用 数据选择器实现电路较方便。
的输入、输出均为低电平有效，因此给每个输出端加一个
反相器，即可将反码输出的BCD码转换为正常的BCD码。
第4章 组合逻辑电路
图4.3.3 74LS147的逻辑符号
第4章 组合逻辑电路
表4.3.2 74LS147的功能表
I1 I2 I3 I4 I5 I6 I7 I8 I9
111 11 11 11 ××× ×× ×× × 0 ××× ×× ×× 0 1 ××× ×× × 0 1 1 ××× ×× 0 1 1 1 ××× × 0 1 1 1 1 ××× 0 1 1 1 1 1 ×× 0 1 1 1 1 1 1 ×0 1 1 1 1 1 1 1
组合逻辑电路可以采用小规模集成电路实现，也可以采 用中规模集成电路器件或存储器、可编程逻辑器件来实现。 虽然采用中、大规模集成电路设计时，其最佳含义及设计 方法都有所不同，但采用传统的设计方法仍是数字电路设 计的基础。因此下面先介绍采用设计的实例。
第4章 组合逻辑电路 组合逻辑电路的设计一般可按以下步骤进行：
第4章 组合逻辑电路
【例4-2】分析图4-3(a)所示电路，指出该电路的逻辑功能。
图4.1.2 例4.1.2电路
第4章 组合逻辑电路
解(1) 写出函数表达式。
Si Ai Bi Ci
Ci1 ( Ai Bi )Ci Ai Bi
(2) 列真值表。
表4.1.2 例4.1.2的真值表
Ai Bi Ci 000 0 01 010 011 100 101 110 111
如果不考虑低位来的进位，即Ci=0，则这样的电路称 为半加器，其真值表和逻辑电路分别如表4.1.3和图4.1.3所 示。
第4章 组合逻辑电路
表4.1.3 半加器真值表
Ai Bi 00 01 10 11
Ci+1 Si 00 01 01 10
图4.1.3 半加器
第4章 组合逻辑电路
4.2 组合逻辑电路的设计
E3 E2 E1 E0 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 ×××× ×××× ×××× ×××× ×××× ××××
第4章 组合逻辑电路
(2) 选择器件，写出输出函数表达式。题目没有具体 指定用哪一种门电路，因此可以从门电路的数量、种类、 速度等方面综合折衷考虑，选择最佳方案。该电路的化 简过程如图4-7(b)所示，首先得出最简与或式，然后进行 函数式变换。变换时一方面应尽量利用公共项以减少门 的数量，另一方面减少门的级数，以减少传输延迟时间， 因而得到输出函数式为
第4章 组合逻辑电路
图4.3.2 优先编码器74LS148
第4章 组合逻辑电路
表4.3.1 74LS148的功能表
输入
输
S
I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0
1 ××××××××
111
0 1 1111111
111
0 0 ××××××× 0 1 0 ××××××
000 001
第4章 组合逻辑电路
图4.3.5 2-4译码器的逻辑电路与逻辑符号
第4章 组合逻辑电路
变量译码器的原理框图如图4.3.4所示，它有n个输入 端、m个译码输出端,m≤2n。译码器工作时，对于n变量的 每一组输入代码，m个输出中仅有一个为有效电平，其余 输出均为无效电平。
第4章 组合逻辑电路
图4.3.4 变量译码器的原理框图
第4章 组合逻辑电路
1. 二进制译码器有n位输入、2n位输出。常用的中规模集 成芯片有74LS139（双2线-4线译码器）、74LS138 (3线-8 线译码器)、74LS154（4线-16 1）译码器的功能描述 (1）2-4译码器。图4.3.5为2-4译码器的逻辑电路及逻 辑符号，其功能表如表4.3.5所示。
2.二-
二-
BCD优先编码器。
74LS147BCD优先编码器的逻辑符号如图4.3.3所示，功能
表如表4.3.2所示。它有9
I1
~
I
和4个输出端
9
Y3 ~ Y0 (反码),均为低电平有效。
应注意，74LS147没有I0
I1
~
I
均无
9
效时，输出 Y3 ~ Y0 为1111，其反码为0000
BCD
0输出，因此表中的第1行默认为I0输入。74LS147
0 1 1 0 ××××× 0 1 1 1 0 ××××
010 011
0 1 1 1 1 0 ××× 0 1 1 1 1 1 0 ××
100 101
0 1 1 1 1 1 1 0×
110
0 1 1 1 1 1 1 10
111
出
YEX YS
11 10 01 01 01 01 01 01 01 01
第4章 组合逻辑电路
图 4.2.4 8421 BCD码转换为余3码的电路
第4章 组合逻辑电路
4.3 常用MSI组合逻辑器件及应用
4.3.1
将数字、文字、符号或特定含义的信息用二进制代码表示
(Encoder)。图4.3.1是编码器的原理框图，它有m个输入信号、 n位二进制代码输出。m和n之间的关系为m≤2n。当m=2n时，称 为二进制编码器。m=10,n=4时称为二-十进制 (BCD) 编码器。 常用的编码器有普通编码器和优先编码器两类。普通编码器的 特点是：任何时刻只允许输入一个有效信号，不允许出现多个 输入同时有效的情况，否则编码器将产生错误的输出。优先编 码器则在一定条件下允许多个输入同时有效，它能够根据事先 安排好的优先顺序只对优先级别最高的有效输入信号进行编码。
第4章 组合逻辑电路
【例4.1.1】 分析图4.1.1所示组合逻辑电路的逻辑功能。 解：根据给出的逻辑图， 逐级推导出输出端的逻辑函 数表达式：
P1 AB, P2 BC, P3 AC F P1 P2 P3 AB BC AC AB BC AC
第4章 组合逻辑电路
图4.1.1 例4.1.1的逻辑电路
第4章 组合逻辑电路
图4.2.3 例4.2.2的电路框图及卡诺图
第4章 组合逻辑电路
表4.2.2 例4.2.2的真值表
AB C D
00 0 0 00 0 1 00 1 0 00 1 1 01 0 0 01 0 1 01 1 0 01 1 1 10 0 0 10 0 1 10 1 0 10 1 1 11 0 0 11 0 1 11 1 0 11 1 1
③ 根据真值表和选用逻辑器件的类型，写出相应的逻辑函数表达式。 当采用SSI集成门设计时，为了获得最简单的设计结果，应将逻辑函数表 达式化简，并变换为与门电路相对应的最简式。
④ 根据逻辑函数表达式及选用的逻辑器件画出逻辑电路图。
第4章 组合逻辑电路
【例4.2.1】设计一个一位全减器。
解: (1) 列真值表。全减器有三个输入变量：被减数An、 减数Bn、低位向本位的借位Cn；有两个输出变量：本位差Dn、 本位向高位的借位C n+1， 其框图如图4.2.1(a)所示。
第4章 组合逻辑电路
Dn An BnCn An BnCn An Bn C n An BnCn An Bn Cn
Cn1 An Bn C n An Bn C n BnCn An (Bn Cn ) BnCn An (Bn Cn ) BnCn
第4章 组合逻辑电路
（4）画出逻辑电路。根据以上表达式画出的逻辑电路如 图4.2.2
表4.2.1 全减器真值表
An Bn Cn 0 00 0 01 0 10 0 11 1 00 1 01 1 10 1 11
Cn+1 Dn
0
0
1
1
1
1
1
0
0
1
0
0
0
0
1
1
第4章 组合逻辑电路
图4.2.1 全减器框图及卡诺图
第4章 组合逻辑电路
(2) 选器件。
选用非门、异或门、与或非门三种器件。 （3）写逻辑函数式。首先画出Cn+1和Dn的卡诺图，如图 4.2.1(b)所示，然后根据选用的SSI器件将Cn+1、Dn分别化简为 相应的函数式。由于该电路有两个输出函数，因此化简时应 从整体出发，尽量利用公共项使整个电路门数最少，而不是 将每个输出函数化为最简。
Ci+1 Si 00 01 01 10 01 10 10 11
第4章 组合逻辑电路
(3) 分析功能。
由真值表可见，当三个输入变量Ai、Bi、Ci中有一个为 1或三个同时为1时，输出Si=1，而当三个变量中有两个或 两个以上同时为1时，输出Ci+1=1，它正好实现了Ai、Bi、Ci 三个一位二进制数的加法运算功能，这种电路称为一位全 加器。其中，Ai、Bi分别为两个一位二进制数相加的被加数、 加数， Ci为低位向本位的进位，Si为本位和，Ci+1是本位向 高位的进位。一位全加器的符号如图4.1.2(b)所示。
工程上的最佳设计，通常需要用多个指标去衡量， 主要考虑的问题有以下几个方面：
(1) 所用的逻辑器件数目最少，器件的种类最少，且 器件之间的连线最简单。这样的电路称“最小化”电路。
(2) 满足速度要求，应使级数尽量少，以减少门电路 的延迟。
(3) 功耗小，工作稳定可靠。
第4章 组合逻辑电路
上述“最佳化”是从满足工程实际需要提出的。显然， “最小化”电路不一定是“最佳化”电路，必须从经济指 标和速度、 功耗等多个指标综合考虑，才能设计出最佳电 路。
本例也可以采用其他SSI集成门实现，读者可以自行分 析。
图4.2.2 全减器的逻辑图
第4章 组合逻辑电路
【例4.2.2】用门电路设计一个将8421BCD码转换为余3
解：(1)分析题意，列真值表。 该电路输入为8421BCD码，输出为余3码，因此它是一 个四输入、四输出的码制变换电路，其框图如图4.2.3(a)所 示。根据两种BCD码的编码关系，列出真值表，如表4.2.2 所示。由于8421BCD码不会出现1010~1111这六种状态，因 此把它视为无关项。