硬件描述语言与数字系统开发(第4章)-10

LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF3 IS PORT ( CLK,D1 : IN STD_LOGIC ; Q1 END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL A,B : STD_LOGIC ; BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' THEN : OUT STD_LOGIC ) ;
数据对象----变量 数据对象----变量 ---·变量(关键字variable) 变量(关键字variable) 变量 ·仅用于进程和子程序 仅用于进程和子程序 ·变量的赋值符号为“:= 变量的赋值符号为“ 变量的赋值符号为 :=” ·必须在进程和子程序的说明性区域说明 必须在进程和子程序的说明性区域说明 ·不能表达连线和存储元件 不能表达连线和存储元件 变量说明、赋值语句的一般格式： 变量说明、赋值语句的一般格式：
4.2 数据对象
数据对象（ VHDL语言中的数据对象是一个可以赋值 数据对象（Data Objects): VHDL语言中的数据对象是一个可以赋值
的客体，类似于一种容器，可以接受各种数据类型的赋值。 的客体，类似于一种容器，可以接受各种数据类型的赋值。 常用的数据对象有常量、变量、信号三大类。 常用的数据对象有常量、变量、信号三大类。 顾名思义， 用来存放仿真/综合过程中的不变值。 顾名思义，常量用来存放仿真/综合过程中的不变值。 位于进程和子程序内部 主要用来 内部, 放中间数据， 变量位于进程和子程序内部,主要用来暂时存放中间数据，即对中间 计算结果或临时数据进行局部贮存。变量只在进程内部是可视的。 计算结果或临时数据进行局部贮存。变量只在进程内部是可视的。 或临时数据进行局部贮存 可视的 VHDL中最具硬件特色语言要素 是内部硬件相互连接的主要机 中最具硬件特色语言要素， 信号是VHDL中最具硬件特色语言要素，是内部硬件相互连接的主要机 制，它表示把元件的装配端口连在一起的互连线，信号在整个实体内部 它表示把元件的装配端口连在一起的互连线，信号在整个实体内部 整个实体 放数据、 信息。 存放数据、传递信息。
变量的赋值
VARIABLE temp : STD_LOGIC_VECTOR (7 downto 0);
整体赋值： 整体赋值： 赋值 标志 temp := “10101010”; temp := x AA ; (1076-1993) x”AA” 多位赋值用双引号 逐位赋值用单引号 逐位赋值： 逐位赋值： temp(7) := ‘1’; 多位赋值 temp (7 downto 4) := “1010”;
数据对象----常量 数据对象----常量 ---·常量(关键字constant) 常量(关键字constant) 常量 ·常量在设计描述中保持某一规定类型的特定值不变 常量在设计描述中保持某一规定类型的特定值不变 ·常量必须在实体、构造体或进程的说明区域加以说明 常量必须在实体、 常量必须在实体 ·常量在定义时赋初值，赋值符号为“:= 常量在定义时赋初值， 常量在定义时赋初值 赋值符号为“:=” 常量说明、赋值语句的一般格式： 常量说明、赋值语句的一般格式：
合法标识符： 合法标识符：
Decoder_1 ， FFT3 ， Sig_N_8 ， State0 ， I2d_8le6
非法标识符： 非法标识符：
_Decoder_1 2FFT, 74HC245 Sig_#N, CLR/RST Not-Ack, D10% RyY_RST_ data_ _BUS return , BLOCK -- 起始为非英文字母 -- 起始为数字 -- 符号“#” “/”不能成为标识符的构成 符号“ / 不能成为标识符的构成 -- 符号“-” “%”不能成为标识符的构成 符号“ % 不能成为标识符的构成 -- 标识符的最后不能是下划线“_” 标识符的最后不能是下划线“ -- 标识符中不能有双下划线 -- 标识符不能为关键字
D1 CLK
D
Q
Q1
Q1 <= B ;
信号与变量的区别
信号 赋值符号 功能 作用范围 行为 <= 电路的内部连接 变量 := 内部数据交换
全局信号， 内部变量， 全局信号，进程和进程 内部变量，进程内 之间的数据通信 部的数据传送 立即赋值 进程结束时赋值
<关键字> 关键字> 例：
variable
<变量名> 变量名>
数据类型> name : <数据类型> ； name : = <值> value; <变量名> 变量名>
variable va, vb: std_logic_vector(7 downto 0); va:=“00101110”; vb(7 downto 4):= va(3 downto 0);
{SIGNAL 描述 描述} label1: PROCESS1 {VARIABLE 描述 描述} label2: PROCESS2 {VARIABLE 描述 描述}
在进程内部说明， 在进程内部说明， 作用范围为进程内
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity rglight_cotrl is port(clk1,clk2:in std_logic; timh,timl:out std_logic_vector(3 downto 0); r,g,y:out std_logic); end rglight_cotrl; architecture rtl of rglight_cotrl is signal yy: std_logic; type rgy is (red,green,yellow); begin process(clk1) variable a:std_logic; variable state:rgy; variable th,tl:std_logic_vector(3 downto 0);
及内部信号、变量、常量等参数命名，由英文字母、数字、 及内部信号、变量、常量等参数命名，由英文字母、数字、 下划线组成。 下划线组成。
书写规则： 书写规则：
标识符中首字母必须是英文字母。 标识符中首字母必须是英文字母。 标识符中末字母不能是下划线。 标识符中末字母不能是下划线。 标识符中不允许出现两个连续的下划线。 标识符中不允许出现两个连续的下划线。 标识符中不区分字母、数字的大小写。 标识符中不区分字母、数字的大小写。 VHDL语言中的关键保留字不能用作标识符 语言中的关键保留字不能用作标识符。 VHDL语言中的关键保留字不能用作标识符。 VHDL语言中的分隔符由分号 ;”构成 语言中的分隔符由分号“ 构成。 VHDL语言中的分隔符由分号“;”构成。 VHDL语言中的注释符由双横线 --”构成。 语言中的注释符由双横线“ VHDL语言中的注释符由双横线“--”构成。
赋值 标志
逐位赋值用单 引号 多位赋值用双 引号
数据对象中的信号与变量
注意: 注意: • 信号与变量的赋值符号是不同的。 信号与变量的赋值符号是不同的。 赋值符号是不同的 • 信号与变量的作用范围是不同的。 信号与变量的作用范围是不同的。 作用范围是不同的 • 信号与变量的综合效果是不同的。 信号与变量的综合效果是不同的。 综合效果是不同的 例：
<常量名 常量名> <数据类型 数据类型> <值 <关键字> constant <常量名> name : <数据类型> : = <值> value; 关键字>
例：
constant allis1: std_logic_vector(2 downto 0):=“111”; constant buswidth: integer:=8;
variable v_abc: std_logic_vector(2 downto 0); signal s_abc: std_logic_vector(2 downto 0); v_abc := “000”; s_abc <= “000”;
信号与变量的作用范围
ARCHITECTURE
在进程的外面声明， 在进程的外面声明， 作用范围为全局
硬件描述语言与数字系统开发
第4章
• VHDL 的标识符
பைடு நூலகம்
VHDL语言要素 VHDL语言要素
• VHDL 的数据对象 • VHDL 的数据类型 • VHDL 的运算操作符 • VHDL 的关键字 • EDA技术常用术语 EDA技术常用术语
4.1 标识符
标识符（identifiers): 可用来为设计实体、构造体、端口 可用来为设计实体、构造体、 标识符（
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity rglight_cotrl is port(clk1,clk2:in std_logic; timh,timl:out std_logic_vector(3 downto 0); r,g,y:out std_logic); end rglight_cotrl; architecture rtl of rglight_cotrl is signal yy: std_logic; type rgy is (red,green,yellow); begin process(clk1) variable a:std_logic; variable state:rgy; variable th,tl:std_logic_vector(3 downto 0);
信号的赋值
X：十六进制 SIGNAL temp : STD_LOGIC_VECTOR (7 downto 0); O：十进制