基于FPGA的便携式BPC定时接收机设计

基于FPGA的便携式BPC定时接收机设计
刘小花;许林生;华宇
【摘要】介绍了一种基于FPGA的便携式低频时码接收机系统的设计方案。

该接收机的特点是体积小,功耗低,方便户外工作人员携带。

描述了该接收机的硬件系统结构,给出了软件算法。

硬件结构中,使用了ALTERA公司的EP2C70F672C8芯片,软件部分在QuartusⅡ开发环境下完成。

系统测试结果表明,按本方案设计的接收机集成度高,可靠性好,易扩展,易升级,具有一定的实用价值。

%A design of portable low frequency time-code receiver based on FPGA（field programmable gate array） is introduced.The receiver is characterized by small volume and low power consumption,and it is very convenient to carry it outdoors.The design of hardware structure and software algorithm is described in this paper.The chip of EP2C70F672C8 produced by the ALTERA company is adopted in the hardware structure,and the software design is completed in Quartus Ⅱ environment.The experimental results indicate that this receiver has merits such as high integrity level,good reliability,and being easy to be expanded and upgraded.Thus this receiver is of certain practical value.
【期刊名称】《时间频率学报》
【年(卷),期】2012(035)002
【总页数】8页(P88-95)
【关键词】低频时码;数字接收机;数字滤波;现场可编程门阵列（FPGA）
【作者】刘小花;许林生;华宇
【作者单位】中国科学院国家授时中心,西安710600 中国科学院研究生院,北京100039 中国科学院精密导航定位与定时技术重点实验室,西安710600;中国科学院国家授时中心,西安710600 中国科学院精密导航定位与定时技术重点实验室,西安710600;中国科学院国家授时中心,西安710600 中国科学院精密导航定位与定时技术重点实验室,西安710600
【正文语种】中文
【中图分类】TN965.5
低频时码是国际电信联盟推荐的一种现代授时技术，也是陆基授时技术中信息最全的。

低频时码以其覆盖面积广大，地波相位稳定，用户设备简单，价格低廉等优点在高精度时间同步中起着重要作用[1-2]。

近年来，低频时码授时在德国、美国、英国、日本等发达国家的应用开发和系统改进引人注目。

德国人率先利用微电子技术开发大量计时产品，美国的WWVB电台辐射功率也提高到了50kW，日本停止了原40 kHz JG2AS电台的发播，从1998年至2002年连续新建了2个低频时码发播台（40 kHz，60 kHz），覆盖了全日本。

多年来，我国技术人员在跟踪国际授时技术发展的同时，进行了新一代低频时码授时技术的研究：对低频时码信号进行了多次大型外场典型实地测量，获得了大量宝贵的实验数据；通过对电波传播规律及该类信号特性的研究，提出了较好的电波覆盖综合设计方案，为建设位于商丘的BPC低频时码发播台提供了依据。

2007年7月，BPC低频时码发播台投入运行。

测试结果表明，BPC低频时码信号基本覆盖我国大部分区域，在北京、上海、天津、合肥、南京、杭州、郑州、西安、济南、
石家庄、武汉、太原、南昌、长沙、呼和浩特、福州、成都、重庆等城市，BPC
信号均能被正常接收，满足了中、低精度时间用户的需求。

我国低频时码系统的研究工作取得了重要突破，低频时码授时技术已在数字通信系统、电力系统、电子商务、电子政务、电信、国防等领域中得到广泛应用。

研制低频时码接收机是低频时码授时技术的一个重要组成部分。

随着微电子技术的发展以及可编程逻辑器件[3]（如FPGA（现场可编程门阵列））集成化程度的提高，低频时码接收机的高度集成、功耗降低和体积减小[4]成为可能，更重要的是
接收机的可靠性得到大大提高。

本文所介绍的基于FPGA的便携式BPC定时接收机，主要是为在野外进行科学研究的时间用户提供高精度的时间信号。

我国的BPC低频时码授时系统是一个载频为68.5 kHz、调制速率为1 bit/s[5-6]
的调幅无线发播系统（位于商丘的BPC低频时码发播台钟房产生的68.5kHz载波信号﹑1PPS脉冲信号送激励器进行调制）。

在每秒开始时刻（第00秒，第20秒，第40秒除外），载波幅度下降至原幅度的10%，不同的脉冲宽度代表不同的时码信息。

图1为调幅波形示意图。

调幅脉冲的下降沿的起始点，标示着UTC（NTSC）时间的整秒时刻。

调幅波以20 s为一帧发送所携带的时间信息，每秒发送1位数据，以1s的无调制载波作为相邻2帧的间隔，表示整20 s到来。

图2采集的是
从第1秒至第21秒的实际BPC信号的波形。

便携式BPC定时接收机的硬件系统由FPGA、晶振、状态电路、解码芯片、1PPS 输出电路及串口电路等部分组成，如图3所示。

2.1.1 FPGA主要功能
FPGA部分主要包括6个模块，各个模块的功能如下：1）数字滤波处理模块的功
能是测量统计BPC的1PPS与本地1PPS间的时差；2）逻辑控制模块的功能是根据状态电路的输入值，计算需要修正的传播时延和设备时延；3）锁存器的功能是锁存总时延值；4）移相电路的功能是根据锁存器输出的总时延值，对本地1PPS
进行时延修正，修正结束后的本地1PPS提供给用户；5）时码计算模块的功能是从解码芯片得到时码信息后进行时码计算，计算后的时码信息通过串口电路提供给用户；6）倍频电路模块的功能是通过锁相环倍频得到40 MHz的时钟。

2.1.2 外围电路主要功能
外围电路主要包括4个模块，其功能分别是：1）状态电路的功能：该状态电路对应三位二进制数，共有8种组合，不同的状态对应着不同的传播距离，用户可根据接收机的使用说明书提供的参数来选择。

对于定点接收的时间用户来说，可根据计算加入固定时延值（由发播台相距用户的距离计算）；2）解码芯片的功能：对低频时码信号进行解码，得到年、月、日、时、分、秒等时码信息；3）串口电路的功能：将接收机的时码信息转换为RS232电平后，输出给用户。

本设计使用的串口速率为9 600 bit/s，8位数据位，未使用奇偶校验，1位起始位和1位停止位；4）晶振模块的功能：提供符合要求的高稳晶振。

本文采用ALTERA CycloneⅡEP2C70F672C8 芯片，该芯片有422个I/O端口，端口功能可编程自定义，该芯片有逻辑单元68 416个；1个60引脚的FPGA I/O 扩展接口，具有52个I/O口，方便扩展接口；1个锁相环，用于倍频和锁相；1个型号为EPCS16的配置芯片，用来存储编译好的程序。

本系统在QuartusⅡ环境下，采用Verilog语言[7]开发完成。

图4是接收机程序的主流程图。

在西安地区接收BPC 1PPS信号时，接收的主要是天波信号，在这种情况下，接收机收到的BPC 1PPS信号存在抖动。

因此，接收机在初同步结束后，首先要对本地1PPS进行修正，之后再进行传播时延和设备时延的修正。

接收机主要通过以下步骤来实现时间同步。

首先是接收机1PPS同步，通过2步来完成。

第1步是本地1PPS信号与BPC 1PPS信号初同步。

由于传播时延和设备时延的
存在，BPC的1PPS相对于UTC（NTSC）秒有一定延迟，如图5所示（图5至图8中所示的BPC 1PPS是对原BPC秒信号经过整形后的信号）。

接收机加电后产生的本地1PPS信号的相位是不定的，需要用BPC 1PPS信号对本地1PPS信号进行同步，同步结果如图6所示。

初同步后需要测量统计若干组2者之间的时差数据，为便于处理，首先通过移相使本地1PPS超前BPC 1PPS，然后采集若干组2者之间的时差，如图7所示，对这些时差数据先经过限幅滤波，再经过自适应滤波求得需要修正的时差，根据该时差修正本地1PPS信号，同时得到修正后的接收机的秒信号（粗同步）。

第2步是根据传播时延和设备时延再次修正接收机的秒信号（精确同步），时延修正后的本地1PPS信号如图8所示。

经过上述2个步骤后，接收机的本地秒与BPC秒下降沿同步，接着需要进行接收机时间信息同步，可从解码器获得年、月、日、星期、时、分、秒信息，并经过计算在下一秒开始时刻输出新的时码信息。

在接收机本地1 PPS同步中，为了提高定时精度，需要对时差数据在限幅滤波的基础上，采用自适应滤波算法求得需要对本地1 PPS信号进行修正的时差值。

经过自适应滤波处理后的时差值（指本地秒和BPC秒2者的时间差）比较稳定，可以为修正本地1 PPS提供参考时差值。

3.3.1 LMS算法
LMS（least mean square）算法是一种自适应滤波算法。

该算法是以期望信号和滤波器输出信号之间误差的均方值最小为准则，依据输入信号在迭代过程中估计梯度矢量，并更新权系数以达到最有效的一种自适应迭代算法，它在优化方法中采用了基于随机梯度的最陡下降法[8]。

3.3.2 LMS算法的权矢量的计算
图9为横向自适应滤波器的基本结构[9]图。

输入信号矢量为
加权矢量为
相应的自适应滤波器的输出为
相对于期望信号的误差为。

（4）
令，，，用表示，式（3）可以写成
，（5）
式（5）中，，，误差信号表示为。

（6）
LMS算法的梯度估计值用一条样本曲线进行计算[3]，公式如下：。

（7）
因为，所以
，（8）
则，，其中为步长因子。

第i个权系数的计算公式则为
（）。

（9）
LMS算法中第个权系数的控制电路如图10所示[10]。

图10 LMS算法的第i个支路的控制电路
LMS算法的加权系数按照式（9）进行控制，式中加权矢量的改变量是，梯度的估计值是。

显然，这是一个随机变量，这说明LMS算法的加权矢量是随机变化的。

因此，LMS算法又称为随机梯度法。

3.3.3 LMS算法的收敛条件
LMS算法是一种递归运算，它不需要对信号的统计特性有先验的了解，而只是使用它们的瞬时估计值，运算得到的只是权重系数的估计值，但随着时间的增加，权重系数逐步调整，估计值也逐步改善，最终得到收敛值，收敛的条件是，其中是输
入信号自相关矩阵的最大特征值。

3.3.4 使用自适应滤波算法前后结果比较
本文采用的自适应滤波器的阶数为8，步长因子取0.000 000 238 4。

图11为采
集了43组实测时差值对其进行自适应滤波处理前后的结果比对。

图11中小椭圆
点是未经过自适应滤波处理的时差值，大椭圆点是自适应滤波处理后得到的时差值。

由图11可以看出，未经过自适应滤波处理的时差值起伏比较大，而用自适应滤波处理的时差值，刚开始处于调整权系数的跟踪阶段，在跟踪了35个值时，相应的=17.3 ms，=14.8 ms，=15.8 ms，=14.2 ms，=14.2 ms，=14.2 ms，=16.5 ms，=16.5ms，将这些值和相应权系数的值代入公式（3），可得到此时滤波器
的输出为14.7 ms。

此后滤波效果比较好，时差值比较稳定。

可取35 s之后的若
干组时差值求均值来修正本地秒。

图11 自适应滤波处理前后时差值对比图
4 测试结果及分析
经过多次测试，便携式BPC定时接收机的本地秒与UTC（NTSC）秒的时差约为0.4～0.7 ms。

图12为用SP3386型高精度通用计数器采集到的接收机的本地秒
与UTC（NTSC）秒的时差为0.41502ms（2011-09-01 T 12:17:00采集）。

多次测试表明，接收机可准确无误地向用户提供标准时码信息，图13采集的是从2011-09-01星期四12:17:46开始，直至2011-09-01星期四12:17:52这一时间段内，接收机向用户提供的时间信息（图中$X为一帧数据的帧头）。

图12 接收机秒与标准秒的时差
图13 接收机向用户提供的标准时码
测试结果表明，定时精度为0.4～0.7 ms，完全达到了定时精度为亚毫秒的设计要求。

5 结语
基于FPGA技术设计的便携式BPC定时接收机，体积大大缩小，稳定性和可靠性也得到了提高，可为野外的时间用户进行科学研究提供高精度的时间信号。

采用数字滤波的方法对本地秒时延进行修正，使得接收机至少可满足距离位于商丘的BPC发射台1000km以内的用户的精确定时要求。

接收机各部分进行模块化设计有利于今后各部分的升级和优化。

本文给出的设计方案易于实现，易扩展，有较高的性价比。

A design of portable low frequency time-code receiver based on FPGA LIU Xiao-hua1,2,3, XU Lin-sheng1,3, HUA Yu1,3
(1. National Time Service Center, Chinese Academy of Sciences, Xi′an 710600, China;2. Graduate University of Chinese Academy of Science, Beijing 100039, China;3. Key Laboratory of Precision Navigation and Timing Technology, National Time Service Center, Chinese Academy of Sciences, Xi′an 710600, China)
Abstract: A design of portable low frequency time-code receiver based on FPGA(field programmable gate array) is introduced. The receiver is characterized by small volume and low power consumption, and it is very convenient to carry it outdoors. The design of hardware structure and software algorithm is described in this paper. The chip of EP2C70F672C8 produced by the ALTERA company is adopted in the hardware structure, and the software design is completed in Quartus Ⅱ environment. The experimental results indicate that this receiver has merits such as high integrity level, good reliability, and being easy to be expanded and upgraded. Thus this receiver is of certain practical value.
Key words: low frequency time-code; digital receiver; digital filter; field programmable gate array(FPGA)
中图分类号：TN965.5
文献标志码：A
文章编号：1674-0637(2012)02-0088-08
收稿日期：2011-09-07
作者简介：刘小花，女，硕士研究生，主要从事授时技术与方法研究。

令，，，用表示，式（3）可以写成
式（5）中，，，误差信号表示为
LMS算法的梯度估计值用一条样本曲线进行计算[3]，公式如下：
因为，所以
则，，其中为步长因子。

第i个权系数的计算公式则为
LMS算法中第个权系数的控制电路如图10所示[10]。

LMS算法的加权系数按照式（9）进行控制，式中加权矢量的改变量是，梯度的估计值是。

显然，这是一个随机变量，这说明LMS算法的加权矢量是随机变化的。

因此，LMS算法又称为随机梯度法。

3.3.3 LMS算法的收敛条件
LMS算法是一种递归运算，它不需要对信号的统计特性有先验的了解，而只是使用它们的瞬时估计值，运算得到的只是权重系数的估计值，但随着时间的增加，权重系数逐步调整，估计值也逐步改善，最终得到收敛值，收敛的条件是，其中是输入信号自相关矩阵的最大特征值。

3.3.4 使用自适应滤波算法前后结果比较
本文采用的自适应滤波器的阶数为8，步长因子取0.000 000 238 4。

图11为采
集了43组实测时差值对其进行自适应滤波处理前后的结果比对。

图11中小椭圆
点是未经过自适应滤波处理的时差值，大椭圆点是自适应滤波处理后得到的时差值。

由图11可以看出，未经过自适应滤波处理的时差值起伏比较大，而用自适应滤波处理的时差值，刚开始处于调整权系数的跟踪阶段，在跟踪了35个值时，相应的=17.3 ms，=14.8 ms，=15.8 ms，=14.2 ms，=14.2 ms，=14.2 ms，=16.5 ms，=16.5ms，将这些值和相应权系数的值代入公式（3），可得到此时滤波器
的输出为14.7 ms。

此后滤波效果比较好，时差值比较稳定。

可取35 s之后的若
干组时差值求均值来修正本地秒。

经过多次测试，便携式BPC定时接收机的本地秒与UTC（NTSC）秒的时差约为0.4～0.7 ms。

图12为用SP3386型高精度通用计数器采集到的接收机的本地秒
与UTC（NTSC）秒的时差为0.41502ms（2011-09-01 T 12:17:00采集）。

多次测试表明，接收机可准确无误地向用户提供标准时码信息，图13采集的是从2011-09-01星期四12:17:46开始，直至2011-09-01星期四12:17:52这一时间段内，接收机向用户提供的时间信息（图中$X为一帧数据的帧头）。

测试结果表明，定时精度为0.4～0.7 ms，完全达到了定时精度为亚毫秒的设计要求。

基于FPGA技术设计的便携式BPC定时接收机，体积大大缩小，稳定性和可靠性
也得到了提高，可为野外的时间用户进行科学研究提供高精度的时间信号。

采用数字滤波的方法对本地秒时延进行修正，使得接收机至少可满足距离位于商丘的BPC发射台1000km以内的用户的精确定时要求。

接收机各部分进行模块化设计
有利于今后各部分的升级和优化。

本文给出的设计方案易于实现，易扩展，有较高的性价比。

【相关文献】
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