第六章时序逻辑电路
第6章 时序逻辑电路

J 和 K 接为互反,相当于一个D触发器。时钟相连 是同步时序电路。
电路功能: 有下降沿到来时,所有Q端更新状态。
2、移位寄存器 在计算机系统中,经常要对数据进行串并转换,移 位寄存器可以方便地实现这种转换。
左移移位寄存器
•具有左右移位功能的双向移位寄存器
理解了前面的左移移位寄存器,对右移移位寄存器 也就理解了,因位左右本身就是相对的。实际上,左右 移位的区别在于:N触发器的D端是与 Q N+1相连,还是 与Q N-1相连。
第六章 时序逻辑电路
如前所述,时序逻辑电路的特点是 —— 任一时刻 的输出不仅与当前的输入有关,还与以前的状态有关。
时序电路以触发器作为基本单元,使用门电路加以 配合,完成特定的时序功能。所以说,时序电路是由组 合电路和触发器构成的。
与学习组合逻辑电路相类似,我们仍从分析现成电 路入手,然后进行时序逻辑电路的简单设计。
状态化简 、分配
用编码表示 给各个状态
选择触发器 的形式
确定各触发器 输入的连接及 输出电路
NO 是否最佳 ?
YES
设计完成
下面举例说明如何实现一个时序逻辑的设计:
书例7-9 一个串行输入序列的检测电路,要求当序
列连续出现 4 个“1”时,输出为 1,作为提示。其他情 况输出为 0。
如果不考虑优化、最佳,以我们现有的知识可以很
第二步: 状态简化
前面我们根据前三位可能的所有组合,设定了 8 个
状态A ~ H,其实仔细分析一下,根本用不了这么多状态。
我们可以从Z=1的可能性大小的角度,将状态简化为
4 个状态:
a
b
c
d
A 000
B 100
D 110
数字电子技术基础-第六章_时序逻辑电路(完整版)

T0 1
行修改,在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001,然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例:74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0(异步) 1 0 X X 预置数(同步) X 1 1 0 1 保持(包括C) X 1 1 X 0 保持(C=0) 1 1 1 1 计数
49
②减法计数器
基本原理:对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
(采用T’触发器,即T=1)
CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0
CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理:在四位二进制 计数器基础上修改,当计 到1001时,则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0(异步)
1 0 X X 预置数(同步)
X 1 1 0 1 保持(包括C)
X 1 1 X 0 保持(C=0)
1 1 1 1 计数
39
同步二进制减法计数器 原理:根据二进制减法运算 规则可知:在多位二进制数 末位减1,若第i位以下皆为 0时,则第i位应翻转。
Y Q2Q3
第6章-时序逻辑电路

6 时序逻辑电路6.1.1 已知一时序电路的状态表如表题6.1.1所示,A为输入信号,试作出相应的状态图。
解:由状态图的概念及已知的状态表,可画出对应的状态图,如图题解6.1.1所示。
6.1.2已知状态表如表题6.1.2所示,输入为X1X0,试作出相应的状态图。
解:根据表题6.1.2所示的状态表,作出对应的状态图如图题解6.1.2所示。
6.1.3已知状态图如图题6.1.3所示,试列出它的状态表。
解:按图题6.1.3列出的状态表如表题解6.1.3所示。
6.1.5 图题6.1.5所示是某时序电路的状态图,设电路的初始状态为01,当序列A=100110(自左至右输入)时,求该电路输出Z的序列。
解:由图题6.1.5所示的状态图可知,当初态为01,输入信号的序列A=100110时,该时序电路将按图题解6.1.5所示的顺序改变状态,因而对应的输出序列为Z=011010。
6.1.6已知某时序电路的状态表如表题6.1.6所示,输入A,试画出它的状态图。
如果电路的初始状态在b,输入信号A一次是0、1、0、1、1、1、1,试求出其相应的输出。
解:根据表题6.1.6所示的状态表,可直接画出与其对应的状态图,如图题解6.1.6(a)当从初态b开始,依次输入0、1、0、1、1、1、1信号时,该时序电路将按图题解6.1.6(b)所示的顺序改变状态,因而其对应的输出为1、0、1、0、1、0、1。
6.2 同步时序逻辑电路的分析6.2.1 试分析图题6.2.1(a)所示时序电路,画出其状态表和状态图。
设电路的初始状态为0,试画出6.2.1(b)所示波形作用下,Q和Z的波形图。
解:由所给电路图可写出该电路的状态方程和输出方程,分别为1n nQ A QZAQ+=⊕=其状态表如表题解6.2.1所示,状态图如图题解6.2.1(a)所示,Q和Z的波形图如图题解6.2.1(b)所示。
6.2.2 试分析图题6.2.2(a)所示时序电路,画出其状态表和状态图。
数字电子技术第6章 时序逻辑电路

RD—异步置0端(低电平有效) 1 DIR—右移串行输入 1 DIL—左移串行输入 S0、S1—控制端 1 D0D1 D2 D3—并行输入
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4、扩展:两片74LS194A扩展一片8位双向移位寄存器
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例6.3.1的电路 (P276) 74LS194功能 S1S0=00,保持 S1S0=01,右移 S1S0=10,左移 S1S0=11,并入
(5)状态转换图
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小结
1、时序逻辑电路的特点、组成、分类及描述方法; 2、同步时序逻辑电路的分析方法; 课堂讨论: 6.1,6.4
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6.3 若干常用的时序逻辑电路
寄存器和移位寄存器 时序 逻辑电路 计数器 顺序脉冲发生器 序列信号发生器
移位寄存器不仅具有存储功能,且还有移位功能。 可实现串、并行数据转换,数值运算以及数据处理。 所谓“移位”,就是将寄存器所存各位数据,在每个移 位脉冲的作用下,向左或向右移动一位。
2、类型: 根据移位方向,分成三种:
左移 寄存器 (a) 右移 寄存器 (b) 双向 移位 寄存器 (c)
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学习要求 :
* *
自学掌握
1. 掌握寄存器和移位寄存器的概念并会使用; 2. 掌握计数器概念,熟练掌握中规模集成计数器74161 和74160的功能,熟练掌握用160及161设计任意进制计 数器的方法。
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6.3.1寄存器和移位寄存器
一、寄存器
寄存器是计算机的主要部件之一, 它用来暂时存放数据或指令。
第六章 时序逻辑电路

Y Q* 0 0 0 1 0 1 0 0 0 1 1
0 0 1 0 0
图6.2.2
6.2.时序逻辑电路的分析方法
三、时序图: 在时钟脉冲 序列的作用下, 电路的状态、输 出状态随时间变 化的波形叫做时 序图。由状态转 换表或状态转换 图可得图6.2.3所 示 图6.2.3
6.2.时序逻辑电路的分析方法
K1 1
6.2.时序逻辑电路的分析方法
(2) 状态方程:
JK触发器的特性方程
Q J Q K Q
*
将驱动方程代入JK触发器的特性方程中,得出电 路的状态方程,即
K1 1 J 1 ( Q 2 Q 3 ) , K 2 ( Q 1Q 3 ) J 2 Q1 , J QQ , K 3 Q2 1 2 3
设初态Q3Q2Q1=000,由状态方程可得:
CLK Q3 Q2 Q1 Q *3 0 0 0 0 0 1 0 0 1 0 2 0 1 0 0 3 4 5 6 0 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 0 0
Q *2 Q *1 Y 0 1 0
Q 1 * ( Q 2 Q 3 ) Q 1 Q 2 * Q 1 Q 2 Q 1Q 3 Q 2 Q * Q Q Q Q Q 1 2 3 2 3 3
1 1 0 0 1 0 0
0 1 0 1 0 0 0
0 0 0 0 0 1 1
由状态转换表可知,为七进制加法计数器,Y为进位 脉冲的输出端。
6.2.时序逻辑电路的分析方法
二、状态转换图: 将状态转换表以图形的方式 直观表示出来,即为状态转换图 由状态转换表可得状态转换图 如图6.2.2所示
CLK Q3 Q2 Q1 0 0 0 0 1 0 0 1 2 0 1 0 3 4 5 6 0 1 1 1 1 1 1 0 0 0 1 1 0 1 1
第六章 时序电路

二、时序逻辑电路的分类:
按 动 作 特 点 可 分 为
同步时序逻辑电路
所有触发器状态的变化都是在 同一时钟信号操作下同时发生。
异步时序逻辑电路
触发器状态的变化不是同时发生。
按 输 出 特 点 可 分 为
米利型时序逻辑电路(Mealy)
输出不仅取决于存储电路的状态,而且还 决定于电路当前的输入。
Q2 Q1 Q0
/Y
/0 /0 000→001→011 /1↑ ↓/0
CP Q0 010 Q1 Q2 Y
/0 101 /1 (b) 无效循环
100←110←111 /0 /0 (a) 有效循环
有效循环的6个状态分别是0~5这6个十进制数
字的格雷码,并且在时钟脉冲CP的作用下,这6个
状态是按递增规律变化的,即: 000→001→011→111→110→100→000→… 所以这是一个用格雷码表示的六进制同步加法 计数器。当对第6个脉冲计数时,计数器又重新从 000开始计数,并产生输出Y
Q=0时
LED亮
RD Q0 Q1 D1 Q2 D2 D3 Q3 S1
DIR D0 D1D2D3S0 DIL CLK +5V
74LS194
DIR D0
S0 DIL CLK +5V
清0按键 1秒
S1=0,S0=1
CLK 右移控制
本节小结:
寄存器是用来存放二进制数据或代
码的电路,是一种基本时序电路。任何
画状态转换图
Q3Q2Q1 /Y
000
/1 /1 111
/0
001
/0
010
/0
011 /0
数电第六章时序逻辑电路

• 根据简化的状态转换图,对状态进行编码,画出编码形式 的状态图或状态表
• 选择触发器的类型和个数 • 求电路的输出方程及各触发器的驱动方程 • 画逻辑电路图,并检查电路的自启动能力 EWB
典型时序逻辑集成电路
• 寄存器和移位寄存器 – 寄存器 – 移位寄存器 –集成移位寄存器及其应用 • 计数器 – 计数器的定义和分类 – 常用集成计数器 • 74LVC161 • 74HC/HCT390 • 74HC/HCT4017 – 应用 • 计数器的级联 • 组成任意进制计数器 • 组成分频器 • 组成序列信号发生器和脉冲分配器
– 各触发器的特性方程组:Q n1 J Q n KQ n CP
2. 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组
n n FF0:Q0 1 Q 0 CP n n n FF1:Q1 1 A Q0 Q1 CP
同步时序逻辑电路分析举例(例6.2.2C)
分析时序逻辑电路的一般步骤
• 根据给定的时序电路图写方程式 – 各触发器的时钟信号CP的逻辑表达式(同步、异步之分) – 时序电路的输出方程组 – 各触发器的驱动(激励)方程组 • 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组 • 根据状态方程组和输出方程组,列出该时序电路的状态 表,画状态图或时序图 • 判断、总结该时序电路的逻辑功能
• 电路中存在反馈
驱动方程、激励方程: E F2 ( I , Q )
状态方程 : Q n1 F3 ( E , Q n ) • 电路状态由当前输入信号和前一时刻的状态共同决定
• 分为同步时序电路和异步时序电路两大类
什么是组合逻辑电路?
数字电路讲义-第六章w1

4 状态图
步骤:
1.观察电路,写出电路存储器中个触发器的激励函数、电路 输出函数
2.由触发器的特征方程和激励函数求出存储器的输出方程, 即新的状态方程
3.列出状态状态转换表 4.画出相应的状态转换图 5.视需要画出电路的输入输出波形图 6. 判断电路的逻辑功能,并评述其优缺点,是否能自启动 对中规模功能块构成的电路,可根据这类器件的功能表和
三、集成异步BCD计数器
异步BCD码计数器74LS290 激励函数
三、集成异步BCD计数器 异步BCD码计数器74LS290
三、集成异步BCD计数器 74LS290数据手册
三、集成异步BCD计数器
构成8421BCD计数器
异步BCD码计数器74LS290
三、集成异步BCD计数器
三、集成异步BCD计数器 级联
级联延时
四、同步二进制计数器
四、同步二进制计数器
异步与同步的区别
例6-4 试分析图6-21的计数电路,列出状态转换真值表及 转换图,并说明其功能
解:1. 触发器的激励方程
3.状态转换真值表
2.触发器状态方程
4.状态图
Q0,Q2:11010发生器,Q1:反码
功能 分析
五、集成同步4位二进制加法计数器 工作原理
J3 = Q2Q1Q0 K3= Q2
步骤:
1.观察电路,写出电路存储器中个触发器的激励函数、电路 输出函数
2.由触发器的特征方程和激励函数求出存储器的输出方程, 即新的状态方程
3.列出状态状态转换表 4.画出相应的状态转换图 5.视需要画出电路的输入输出波形图 6.最后判断电路的逻辑功能,并评述其优缺点 对中规模功能块构成的电路,可根据这类器件的功能表和
第六章时序逻辑电路

CLK异0为步计计数数输器入与端、同Q步0为计输数出器端比,二,进具制有计如数下器 特点: CLK* 1电为计路数简输单入;端、Q3为输出端,五进制计数器 CLK* 1速与Q度0慢相连;、CLK0为输入端、Q3为输出端,十进制计数器
四、任意进制计数器的构成方法 设已知计数器的进制为N,要构成的任意进制计数
圆圈表示电路的各个状态,箭头表示状态表示的方向, 箭头旁注明转换前的输入变量取值和输出值
三、状态机流程图(SM图) 采用类似于编写计算机程序时使用的程序流程图的形
式,表示在一系列时钟脉冲作用下时序电路状态的流程以及 每个状态下的输入和输出。
四、时序图 在输入信号和时钟脉冲序列作用下,电路状态、
输出状态随时间变化的波形图。
电路在某一给定时刻的输出
取决于该时刻电路由的触输发入器保存 还取决于前一时刻电路的状态
时序电路: 组合电路 + 触发器
电路的状态与时间顺序有关
例:串行加法器电路
利用D触发器 把本位相加后 的进位结果保 存下来
时序电路在结构上的特点:
(1)包含组合电路和存储电路两个组成部分
(2)存储输出状态必须反馈到组合电路的输入端,与输入 信号共同决定组合逻辑电路的输出
串行进位方式以低位片的进位输出信号作为高位片的时 钟输入信号;
并行进位方式以低位片的进位输出信号作为高位片的 工作状态控制信号(计数的使能信号),两片的CLK同时接 计数输入信号。
二、异步计数器
B、减法计数器
二、异步计数器
B、减法计数器
根据T触发器的翻转规律即可画出在一系列CLK0脉冲信号 作用下输出的电压波形。
2、异步十进制计数器
J K端悬空相当于接逻辑1电平 将4位二进制计数器在计数过程中跳过从1010到1111这6个状态。
数字电子技术课件第六章 时序逻辑电路(调整序列码)0609

(3)移入数据可控的并行输入移位寄存器
Z
M
Z D3 X Q3MX Q3NX
N 0 1 0 1
Q3n+1 置0 Q3不变 Q3计翻 置1
0 0 1 1
X 0, Z D3 同步(并行)置数 X 1, Z M Q3 NQ3 右移
右移数据由MN组合而定
3、双向移位寄存器 加选通门构成。
t1
t2
t3
存1 个 数 据 占 用1 个 cp
D1 D2 D3、 Q1 Q2 Q3波形略
二、移位寄存器
移位:按指令(cp),触发器状态可 向左右相邻的触发器传递。 功能:寄存,移位。
构成:相同的寄存单元(无空翻触发器)
共用统一的时钟脉冲(同步工作) 分类:单向、双向
1、单向移位寄存器(4位,右移为例,JK触发器构成) (1)电路:4个相同寄存单元(4个JK触发器); 同步cp为移位指令; 移1(即: Qn+1 =1) → J=1,K=0 移0(即: Qn+1 =0) → J=0,K=1
1
4个脉冲以后 可从Q3~Q0并 行输出1101
2、并行输入移位寄存器
可预置数的移 位寄存器
(1)选通门——与或逻辑,2选1数据选择器 A B X X:控制信号 F=AX+BX X=1,F=A X=0,F=B
1
&
≥1
F
(2)电路(4位,右移,JK触发器构成)
X控制信号:X=0,置数; X=1,右移。 Dr右移数据输入端。 D3~D0并行数据输入端。
X控制信号:X=0,左移,DL左移数据输入端。 X=1,右移,Dr右移数据输入端;
双向移位寄存器示例,X控制信号:X=0,左移, X=1,右移,
第6章 时序逻辑电路

8位二进制数码需几个触发器来存放?
2021/8/5
37
计数器:用以统计输入时钟脉冲CLK个数的电路。 计数器的分类:
1.按计数进制分 二进制计数器:按二进制数运算规律进行计数的 电路称作二进制计数器。 十进制计数器:按十进制数运算规律进行计数的 电路称作十进制计数器。 任意进制计数器:二进制计数器和十进制计数器 之外的其它进制计数器统称为任意进制计数器。
驱动方程代入特性方程得状态方程。 输出方程:输出变量的逻辑表达式。
2021/8/5
7
2. 状态表
反映输出Z、次 态Q*与输入X、现 态Q之间关系的 表格。
2021/8/5
8
3. 状态图
标注:输入/输出
反映时序电路 箭尾: 状态转换规律, 现态
及相应输入、
输出取值关系
的图形。
箭头: 次态
2021/8/5
2021/8/5
时钟方程、 2
驱动方程和
状态方程
输出方程
3
5 状态图、 状态表或
时序图ห้องสมุดไป่ตู้
4
计算
11
例
1 时钟方程:C2 L C K 1 L C K 0 L C K同钟L 步方时程K 序可电省路去的不时写。
写 输出方程: YQ'1Q2 输出仅与电路现态有关,
方
为穆尔型时序电路。
程 式
驱动方程:JJ21
Q1 Q0
K2 Q1' K1 Q0'
2021/8/5
J0 Q2'
K0 Q2
12
2 求状态方程
JK触发器的特性方程:
JJ21
Q1
第6章 时序逻辑电路

n n (3)输出方程 Y = Q2 Q3
2、列状态转换表 CP的顺序 0 1 2 3 4 5 6 7 0 1 现态 次态 0 0 0 1 1 1 0 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 1 0 0 1 0 1
Q1n 1 T1 Q1n X Q0n Q1n n Q0 T0 Q0n 1 Q0n Q0n
3
计算、列状态表
输入 X 0 0 0 0 1 1 1 1 现
n 1
态
n 0
次
态
输出
Q X Q Q n1 Q0 Q0n Y Q1nQ0nCP
5.2.1 同步时序逻辑电路的分析方法
基本步骤:
1.根据给定电路写出其时钟方程、输出方 程、驱动方程 2.求状态方程。
触发器输入信号的逻辑函数式
3.进行状态计算。把电路的输入和现态各种可能取值组 合代入状态方程和输出方程进行计算,得到相应的次态 和输出。 4.画状态图(或时序图)
时序电路分析过程示意图
X
& FF0 1T C1 Q0 FF 1 =1 1T C1 Q1
Y
例
“1”
CP
Q0
Q1
1
同步时序电路,时钟方程省去。 输出方程:
写 方 程 式
Y Q Q CP
n 1 n 0
T1 X Q0n 驱动方程: T0 1
2
求状态方程
T触发器的特性方程:
数字电子技术基础 第六章

图6. 3.28
图6.3.27电路的时序图
常见的 异步二进制加法器产品有4位的(如74LS293、 74LS393、74HC393)等、7位的(如CC4024等)、12位的 (如74HC4040等)和14位的(如74HC4020等)几种类型。
2、异步十进制计数器
是在4位异步二进制加法计数器的基础上加以修改得到。 在计数过程中跳过从1010到1111这6个状态。
穆尔型:
状态机:State Machine简称SM。或称算法状态机 (Algorithmic State Machine,简称ASM)。
6.2 时序逻辑电路的分析方法
6.2.1 同步时序逻辑电路的分析方法 分析步骤:
1、从给定的逻辑图中写出每个触发器的驱动方程。 (存储电路中每个触发器输入信号的逻辑函数式)。 2、将得到的这些驱动方程代入相应触发器的特性方 程,得出每个触发器的状态方程,从而得到由这些状 态方程组成的整个时序电路的状态方程组。 3、根据逻辑图写出电路的输出方程。
图6. 3.38
例6.3.3电路的并行进位方式
图6. 3.39
例6.3.3电路的串行进位方式
例 6.3.4 P304
当M为大于N的素数时,不能分解成N1和N2,不能采用并行 进位方式和串行进位方式。必须采用整体置零方式或整体置 数方式。
图6. 3.40
例6.3.4电路的整体置零方式
整体置零方式: 1、先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器(如N*N进 制)。 2、然后在计数器为M状态时译出异步置零信号,将两片N进制计数器同时置零。 整体置数方式: 1、先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器(如N*N进 制)。 2、然后在选定的某状态下译出LD’=0信号,将两片N进制计数器同时置入适当数 值,获得M进制计数器。
数电 第6章时序电路

J2
* 1 ' 1 ' 0
K '2
' 1 ' 0
Q Q Q0 Q1Q Q0Q Q Q1
J1
* ' ' ' Q0 Q3' Q0 Q2 Q0 ' 3 ' 2 ' 0 '
' K1
0 0 1 1 0 1 1 0
0 1 0 1 0 1 0 1
0 1 1 0 1 0 0 0
1 0 1 0 1 0 1 0
6.4 同步时序逻辑电路的设计方法
逻辑电路设计:给定设计要求(或者是一段文字描叙,或 者是状态图),求满足要求的时序电路. 设计步骤:
1、进行逻辑抽象,建立电路的状态转换图(状态转换表)。 在状态表中未出现的状态将作为约束项 2、选择触发器,求时钟方程、输出方程和状态方程; 时钟:若采用同步方案,则CP1=CP2=CPn; 如果采用异步方案, 则需根据状态图先画出时序图,然后从翻转要求出发,为各个 触发器选择合适的时钟信号; 输出:输出与现态和输入的逻辑关系; 状态:各触发器的次态输出方程。
这三组方程反映的电路中各个变量 之间的逻辑关系。
3、进行计算:从输出方程和状态方程,不能看出电路 状态的变化情况。还需要转换成状态转换表和状态转 换图。
状态转换表:把任一组输入变量的值和电路的初态值代入状态 方程和输出方程,得到电路的次态和输出值;把得到的次态作 为新的初态,和现在的输入变量值再代入状态方程和输出方程, 得到电路新的次态和输出值。如此继续下去,把每次得到的结 果列成真值表的形式,得到状态转换表。
时序逻辑电路

二、按照存储单元状态变化的特点,时序电路可以分成同步时序 电路和异步时序电路两大类。 在同步时序电路中,所有触发器的状态变化都是在同一时钟 信号作用下同时发生的。而在异步时序电路中,各触发器状 态的变化不是同时发生,而是有先有后。异步时序电路根据 电路的输入是脉冲信号还是电平信号,又可分为:脉冲异步 时序电路和电平异步时序电路。
111 0
0 11 0
/0
/0
11 0 1
0 111
/0
/0
1100 /0 1011 /0 1010 /0 1001 /0 1000
第六章 时序逻辑电路— 6.1 概述
Y(tn) = F[X(tn),Q(tn)] —— 输出方程 Q(tn+1) = G[Z(tn),Q(tn)] —— 状态方程(对与独立的一个RS、
JK、D触发器称为特征方程) Z(tn) = H[X(tn),Q(tn)] —— 驱动方程(激励方程) tn,tn+1表示相邻的两个离散时间;q1,q2,…, qL为状态变量,
001 /0
/0 010
011
/1
/1
/0
111
110
/0 101
/0 100
→代表转换方向,输入变量取值写出斜线之上,输出值写在斜线之 下。
时序图: 在时钟脉冲序列作用下电路状态,输出状态随时间变化的波形图叫 做时序图。
CP
Q1
t
Q2
t
Q3
t
Y
t
t
第六章 时序逻辑电路— 6.3 常用的时序电路分析(寄存器)
一、寄存器:
维持阻塞结构的单拍工 作方式寄存器,其接收数 码时所有数码都是同时 读入的,称此种输入、输 出方式为并行输入,并 CP 行输出方式。
数字电子技术 第6章 时序逻辑电路的设计

17
2.画出次态状态表 画出次态状态表
次态 y=0(down) Q2 Q1 Q0 1 0 0 0 0 0 0 0 1 0 1 1 0 1 0 1 1 0 1 1 1 1 0 1 y=1(up) Q2 Q1 0 0 0 1 0 1 1 1 1 1 1 0 1 0 0 0 Q0 1 1 0 0 1 1 0 0
为使电路能自启动,将卡诺图中的最小项 xxx取做有效状态例如010状态,这时Q2n+1 的卡诺图应修改为右图。化简后得到新状 态方程: Q1n+1= Q2n⊕Q3n Q2n+1= Q1n+ Q2nQ3n Q3n+1= Q2n 驱动方程:J1=Q2n⊕Q3n 输出方程:C= Q1n Q2n Q3n K1=Q2n⊕Q3n J2=Q1n+Q3n K2=Q1n J3= Q2n K3= Q2n
检查自启动:设初态为000,来第1个CP脉冲,将跳变为010,进入循环状态,该电路可 以自启动。
11
6.3同步时序逻辑电路设计 同步时序逻辑电路设计 (时钟同步状态机的设计)
1.用状态图设计同步时序逻辑电路 ①状态序有规则的时序电路; ②态序不规则的Moore型; ③Mealy型 2. 使用状态表设计时序逻辑电路 3.使用状态转换表设计时序状态机
8
例2:设计一个串行数据检测器。要求连续输入3个或3个以 上的1时,输出为1,其它情况下输出为0。
(1)因为输入多于3个1,有输出。设输入变量为x;检测 (5)最多连续输入m=3,可选用 结果为输出变量,定义为y;又因连续输入3个1以上有 (7)逻辑电路图: n=2,2个J-K FF,于是可画出次 输出,因此要求同步计数。 态及输出卡诺图。还可分解为3 个卡诺图。 (2)状态分析:初态S0为全0状态,设输入一个1时为S1 态,输入2个1时为S2,输入3个1及以上为S3。 Q1n+1 Q0n+1 y (3)状态转换图如图所示: (4)状态转换表。因为输入m>3和连续输入3个1(m=3)状态是相同的,都停留在S2上,故 (8)检查能否自启动: 状态转换图可以简化成如下。 当电路初态进入11状态后: (6)状态方程:Q1n+1=xQ0Q1+xQ 若x=1时,Q1n+1Q0n+1=10状态为 1 sn S S1 S2 S 0 X 次态;若x=0时,Q1n+1 Q0n+1=00 3 n 驱动方程:J1=xQ0 J0=xQ1 0 S0/0 S0/0 S0/0 S0/0 次态。 输出方程:y=xQ1n 1 S1/0 该电路可以自启动。S2/0 S3/1 S4/1 Q0n+1=xQ1Q0+1Q1 K1=x K0=1 自启动部分
时序逻辑电路

5)状态转换表(依次设初态,求次态)
18
状态转换表的另一种形式:
19
6)状态图
20
2、有外部输入的时序电路 例1 试分析图示时序电路。
21
1)驱动方程(输入方程)
T1 X T2 X Q1
2)输出方程
Y X Q1 Q2
22
3)状态方程
由T特性方程: Q*=TQ'+T'Q
第六章 时序逻辑电路
学习要点
了解时序逻辑电路的特点与分类。 掌握时序逻辑电路的分析方法,能熟练分析计数 器等常用时序逻辑电路。 了解时序逻辑电路的设计方法,能设计简单的时 序逻辑电路。
1
6.1 概 述
2
一、组合逻辑电路和时序逻辑电路的区别 1、从逻辑功能上看 组合逻辑电路:t时刻输出仅与t时刻输入有关,
一个时序电路可以没有组合电路部分, 但是不能没有存储电路。
5
2、从电路结构上看 组合电路不含存储信息的触发器等元件。 时序电路一定含有存储信息的元件——触发器。
3、从功能描述上看
6
二、时序逻辑电路的前输入无关。
Y F(Q)
2、Mealy型 输出不仅与存储电路的现态Q有关,而且
81
6.4.2 计数器
一、计数器的特点和分类 1. 特点——用来记忆脉冲的个数 2. 分类
按计数脉冲 输入方式分
同步计数器——各F-F受同一时钟脉冲控 制,状态的更新是同步的。
异步计数器——有的F-F直接受输入计数 脉冲控制,有的将其他 F-F的输出CLK,状态的 更新有先后。
82
按计数的增减趋势分
36
二、设计举例
☆Moore型同步时序电路设计
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第六章时序逻辑电路
一、选择题
1.同步计数器和异步计数器比较,同步计数器的显著优点是。
A.工作速度高
B.触发器利用率高
C.电路简单
D.不受时钟CP控制。
2.把一个五进制计数器与一个四进制计数器串联可得到进制计数器。
A.4
B.5
C.9
D.20
3.下列逻辑电路中为时序逻辑电路的是。
A.变量译码器
B.加法器
C.数码寄存器
D.数据选择器
4.N个触发器可以构成最大计数长度(进制数)为的计数器。
A.N
B.2N
C.N2
D.2N
5.N个触发器可以构成能寄存位二进制数码的寄存器。
A.N-1
B.N
C.N+1
D.2N
6.五个D触发器构成环形计数器,其计数长度为。
A.5
B.10
C.25
D.32
7.同步时序电路和异步时序电路比较,其差异在于后者。
A.没有触发器
B.没有统一的时钟脉冲控制
C.没有稳定状态
D.输出只与内部状态有关
8.一位8421BCD码计数器至少需要个触发器。
A.3
B.4
C.5
D.10
9.欲设计0,1,2,3,4,5,6,7这几个数的计数器,如果设计合理,采用同步二进制计数器,最少
应使用级触发器。
A.2
B.3
C.4
D.8
10.8位移位寄存器,串行输入时经个脉冲后,8位数码全部移入寄存器中。
A.1
B.2
C.4
D.8
11.用二进制异步计数器从0做加法,计到十进制数178,则最少需要个触发器。
A.2
B.6
C.7
D.8
E.10
12.某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲,欲构成此分频器至少需要个触发器。
A.10
B.60
C.525
D.31500
13.某移位寄存器的时钟脉冲频率为100KH Z ,欲将存放在该寄存器中的数左移8位,完成该操作需要
时间。
A.10μS
B.80μS
C.100μS
D.800ms
14.若用JK 触发器来实现特性方程为AB Q A Q n 1n +=+,则JK 端的方程为 。
A.J=AB ,K=B A +
B.J=AB ,K=B A
C.J=B A +,K=AB
D.J=B A ,K=AB
15.要产生10个顺序脉冲,若用四位双向移位寄存器CT74LS194来实现,需要 片。
A.3
B.4
C.5
D.10
16.若要设计一个脉冲序列为1101001110的序列脉冲发生器,应选用 个触发器。
A.2
B.3
C.4
D.10
二、判断题(正确打√,错误的打×)
1.同步时序电路由组合电路和存储器两部分组成。
()
2.组合电路不含有记忆功能的器件。
()
3.时序电路不含有记忆功能的器件。
()
4.同步时序电路具有统一的时钟CP 控制。
()
5.异步时序电路的各级触发器类型不同。
()
6.环形计数器在每个时钟脉冲CP 作用时,仅有一位触发器发生状态更新。
()
7.环形计数器如果不作自启动修改,则总有孤立状态存在。
()
8.计数器的模是指构成计数器的触发器的个数。
()
9.计数器的模是指对输入的计数脉冲的个数。
()
10.D 触发器的特征方程Q n+1=D ,而与Q n 无关,所以,D 触发器不是时序电路。
()
11.在同步时序电路的设计中,若最简状态表中的状态数为2N ,而又是用N 级触发器来实现其电路,
则不需检查电路的自启动性。
()
12.把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。
()
13.同步二进制计数器的电路比异步二进制计数器复杂,所以实际应用中较少使用同步二进制计数器。
()
14.利用反馈归零法获得N 进制计数器时,若为异步置零方式,则状态SN 只是短暂的过渡状态,不能
稳定而是立刻变为0状态。
()
三、填空题
1.寄存器按照功能不同可分为两类: 寄存器和 寄存器。
2.数字电路按照是否有记忆功能通常可分为两类: 、 。
3.由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。
4.时序逻辑电路按照其触发器是否有统一的时钟控制分为时序电路和
时序电路。
四、试分析图题四所示的时序电路(步骤要齐全)。
图题四
五、试分析图题五所示的时序电路(步骤要齐全)
图题五
六、试用74LS90构成28进制计数器(要求用8421BCD码)。
七、试分析图题七所示(a)、(b)两个电路,画出状态转换图,并说明是几进制计数器。
图题七
八、 试分别采用“反馈归零法”和“预置法”,用74LS163构成8进制计数器,要求:输出8421BCD
码。
第六章答案
一、选择题
1. A
2. D
3. C
4. D
5. B
6. A
7. B
8. B
9. B
10. D
11. D
12. A
13. B
14. AB
15. A
16. C
二、判断题
1.√
2.√
3.√
4.√
5.×
6.×
7.√
8.×
9.×10.×
11.√12.×13.×14.√
三、填空题
1. 移位数码
2. 组合逻辑电路时序逻辑电路
3. 4
4. 同步异步
四、驱动方程:J 0=n 1Q ,K 0=1;状态方程:Q 0n+1=n 1Q n 0Q J 1=Q 0n ,K 1=1;Q 1n+1=n 1Q Q 0n
状态转换表:
0 1 1 0
1 0 0 0
1 1 0 0
状态转换图:
110001
10
逻辑功能:能自启动的同步三进制加法计数器
五、逻辑功能:异步八进制加法计数器
六、电路如图所示:
七、(a)8进制
(b)5进制
八、反馈归零法:
预置法:
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