三人表决器EDA实验

三人表决器

1、实验目的

掌握在Quartus Ⅱ开发环境下，运用硬件描述语言输入法对“三人表决器”进行设计输入、编译、调试和仿真的方法。

“三人表决器”电路的输入为SW1、SW2 和SW3，输出为L3 和L4，位宽均为1 位。当SW1、SW2 和SW3中有超过2个以上的输入为1时，要求熟悉整个设计流程，从打开、建立文档、编辑、编译、建立激励信号波形及最后仿真的整个过程。

2、实验内容

（1）在Quartus Ⅱ开发环境下，建立工程，并将三人表决器的硬件描述语言程序输入；

（2）完成编译、调试和仿真，分析实验仿真结果，并判断其正确性。

3、教学形式

（1）本实验为验证型实验，学生在实验前预习实验指导书；

（2）指导教师应该在实验前阐述实验目的、内容、方法和步骤，并且就实验中的难点和注意事项进行一定的说明；

（3）实验结束之后，学生按照实验报告的书写格式自行完成实验报告。

4、应达到的实验能力标准

（1）能熟练地在Quartus Ⅱ开发环境下，建立工程，并将三人表决器的硬件描述语言程序输入；

（2）能熟练地进行编译和调试，排除编译后的错误；

（3）正确地在仿真之前进行功能仿真的设置，并熟练地完成功能仿真；

（4）掌握基于ACEX1K系列EP1K30TC144-3器件的时序仿真方法。

5、实验原理

三个人分别用拨位开关SW1、SW2、SW3 来表示自己的意愿，如果对某决议同意，各人就把自己的拨位开关拨到高电平，不同意就把自己的拨位开关拨到低电平。表决结果用LED （高电平亮）显示，如果决议通过那么实验板上L3 灯亮；如果不通过那么实验板上L3 灯不亮；如果对某个决议有任意二到三人同意，那么此决议通过，L3 亮；如果对某个决议只有一个人或没人同意，那么此决议不通过，L3 灯不亮。

6、实验步骤

双击Quartus4. 2 图标，启动Quartus4. 2，并新建工程

将弹出下图窗口，选择Project的目录

在弹出的文本窗体中输入下面语句

//三人表决器majority_voter.v

module MAJORITY_VOTER(SW1,SW2,SW3,L3,L4); output L3,L4;

wire L3,L4;

input SW1,SW2,SW3;

assign L3=(SW1&&SW2)||(SW1&&SW3)||(SW2&&SW3); assign L4=!L3;

endmodule

保存Verilog HDL文件，点击保存文件按钮或File->Save，

（注：该工程中只有一个文件，我们是把这个文件作为顶层文件，该文件的文件名必须和工程名相同，并且文件中模块名必须和该文件的文件名相同）

指定芯片

编译运行

波形仿真

NEW-----Vector Waveform File

双击----LIST

编译仿真

下载

此时系列会识别并口和下载电缆，如下图（注：对系统而言Byteblaster 和ByteblasterMV 都认为ByteblasterMV）

我们将看到蓝色跳不断充满，当显示100％时下载成功。

通过测试，设计的表决器功能完全正确

计或原理图；给出程序分析报告、仿真波形图、硬件下载实验结果及其分析报告。