数字电子技术多媒体课件(第05章)
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精品课件-数字电子技术-第5章
第5章 脉冲产生与变换电路
5.2.2 555
为置0输入端，当
R
=1时，555
R
=0时，定时器的输出OUT为0；当
R
（1） 当高触发端TH＞2 VCC，且低触发端 ＞ 1 VCC
TR
3
3
时，比较器C1输出低电平；C1输出的低电平将RS触发器置为0状
态，即Q=0，使得定时器的输出OUT为0，同时放 电管V
第5章 脉冲产生与变换电路
图5.9 题5.8图
第5章 脉冲产生与变换电路
每一种知识都需要努力， 都需要付出，感谢支持！
第5章 脉冲产生与变换电路 知识就是力量，感谢支持！
第5章 脉冲产生与变换电路 一一一一谢谢大家！！
第5章 脉冲产生与变换电路
（2） 当低触发端 TR ＜
1 VCC，且高触发端TH＜ 3
2 VCC时，比较器C2输出低电平；C2输出的低电平将RS触发
3
器置为1状态，即Q=1，使得 1 VCC 3
的输出OUT和放电管V
＞
TR
2VCC时，定时器
3
根据以上分析，可以得出555定时器的功能表(见表
则可以构成一个单稳态触发器。具体电路及工作波形如图5.3
第5章 脉冲产生与变换电路
图5.3 555 （a） 电路图; （b） 工作波形图
第5章 脉冲产生与变换电路
555
当触发脉冲uI下降沿到来时，
TR＜
1VCC，而 3
TH=uC =0，从555定时器的功能表不难看出，输出端OUT为高电
平，电路进入暂稳态，此时放电管V截止。由于V截
（注：放电管导通时灯灭，因为输出状态是低电平；放 电管截止时灯也灭，因为是高阻状态，所以不能用电平显示
数字电子技术基础 ppt 课件5精选全文
解：
由于在异步时序逻辑电路中，没有统一的时钟脉冲，因此，分析时必须写出时钟方程。
（1）写各时钟方程
CP0=CP（时钟脉冲源的上升沿触发） CP1=Q0（当FF0的Q0由0→1时，Q1才可能改变状态，否则Q1将保持原状态不变）
（2）写输出方程
（3）写各触发器的驱动方程
（4）写各触发器的次态方程
1、移位电路组成
（从Q3 向Q0移)
Q0端是串行输出端；
DIL是左移数据输入端；1DFra bibliotekC1FFD
Q3
1D
C1
FFC
Q2
1D
C1
FFB
Q1
1D
C1
FFA
Q0
CP
DIL
Q0Q1Q2Q3 端是并行输出端。
2、工作过程
例如：要移入D0D1D2D3
移状态表
Q0 Q1 Q2 Q3 DIL CP顺序
X X X D0
存入： 1 0 0 1
2、工作原理
存数指令
CP
Q0
Q1
Q2
Q3
D0
D1
D2
D3
1D
R
1D
R
1D
R
1D
R
RD
若输入信号 、 、 、 已被送到相应触发器的D端，当CP脉冲来到时，四个触发器的输出端 的电平分别等于端 、 、 、 的电平，这时输入信号就被寄存起来了。只要没有新的输入信号，触发器的状态就不会改变，也就是说，输入信号在寄存器中一直保持到下一个输入信号到达时为止。
K3 = Q2
=（Q3+Q2 ） Q1
Q3
Q2
Q1
Y
CP
数字电子技术第五章 触发器
器处于不确定的状态。
缺点：在CLK有效电平期间，且脉冲宽带较宽时，触发 器将会出现连续不停的多次翻转。
由于在CLK=1期间，同步触发器的控制门都是开放的，触发 器都可以接收输入信号而翻转，所以在CP=1期间，如果输入信 号发生多次变化，触发器的状态也会发生相应的改变。
这种由于输入信号变化而引起的触发器翻转的现象，称为触 发器的空翻现象。
5.4 脉冲触发的触发器 在每个CLK周期里输出端的状态只能改变一次。 一、脉冲触发的SR触发器（主从触发器） 1.电路结构：由两个相同的电平触发SR触发器组成，主从 CLK信号的相位相反。
Qm
S,Q' m
R;
Q
Qm , Q'
Q' m
S R
Qm Q'
Q Q'
m
主触发器的输出信号是从触发器的输入信号，因而从触发 器的输出状态将按照主触发器的输出状态来动作。
CLK=1时，S、R通过G3、G4反相加到与非门锁存器上， 输出端状态跟随输入信号的变化而改变，将CLK的这种控制
方式称为电平触发方式。 与非门锁存器本身是低电平有效，加上G1G2的反相，此
电平触发器SR变为高电平有效。
CLK S 0×
功能表（特性表）
R Q Q*
功能
× × Q Q*=Q 保持
1 0 00 0 Q*=Q保持
SR锁存器也可以用与非门构成
0
SD ' RD ' Q Q *
1
01 0 1 01 1 1
0 1
SR锁存器也可以用与非门构成
1
SD ' RD ' Q Q *
0
01 0 1
01 1 1
10 0 0
缺点：在CLK有效电平期间，且脉冲宽带较宽时，触发 器将会出现连续不停的多次翻转。
由于在CLK=1期间，同步触发器的控制门都是开放的，触发 器都可以接收输入信号而翻转，所以在CP=1期间，如果输入信 号发生多次变化，触发器的状态也会发生相应的改变。
这种由于输入信号变化而引起的触发器翻转的现象，称为触 发器的空翻现象。
5.4 脉冲触发的触发器 在每个CLK周期里输出端的状态只能改变一次。 一、脉冲触发的SR触发器（主从触发器） 1.电路结构：由两个相同的电平触发SR触发器组成，主从 CLK信号的相位相反。
Qm
S,Q' m
R;
Q
Qm , Q'
Q' m
S R
Qm Q'
Q Q'
m
主触发器的输出信号是从触发器的输入信号，因而从触发 器的输出状态将按照主触发器的输出状态来动作。
CLK=1时，S、R通过G3、G4反相加到与非门锁存器上， 输出端状态跟随输入信号的变化而改变，将CLK的这种控制
方式称为电平触发方式。 与非门锁存器本身是低电平有效，加上G1G2的反相，此
电平触发器SR变为高电平有效。
CLK S 0×
功能表（特性表）
R Q Q*
功能
× × Q Q*=Q 保持
1 0 00 0 Q*=Q保持
SR锁存器也可以用与非门构成
0
SD ' RD ' Q Q *
1
01 0 1 01 1 1
0 1
SR锁存器也可以用与非门构成
1
SD ' RD ' Q Q *
0
01 0 1
01 1 1
10 0 0
数字电子技术基础第5章
第5章 触发器
D=0
D=1
0
1
D=0
图 5-8 D触发器状态图
D=1
第5章 触发器
表 5 – 5 D触发器状态转移真值表
D
Qn+1
0
0
1
1
表 5 – 6 Ｄ触发器激励表
Qn
Qn+1
D
0
0
0
0
1
1
1
0
0
1
1
1
第5章 触发器
5.2.3 钟控T触发器和T′触发器
钟控T触发器的逻辑电路及符号分别如图5-9(a)、(b)所示。 从图中看出，它是将钟控RS触发器的互补输出Q和Q分别接至 原来的R和S输入端，并在触发引导门的输入端加T输入信号而 构成的。这时等效的R、S输入信号为
Qn1 SD RDQn SD RD 1 (约束条件)
特征方程中的约束条件表示RD和SD不允许同时为0，即RD和 SD总有一个为1。
第5章 触发器
3. 状态转移图(状态图)与激励表
状态转移图是用图形方式来描述触发器的状态转移规律。 图5 - 3为基本RS触发器的状态转移图。图中两个圆圈分别表 示触发器的两个稳定状态，箭头表示在输入信号作用下状态 转移的方向，箭头旁的标注表示转移条件。
图 5-15 主从JK触发器
第5章 触发器
当CP=0时，CP=1，主触发器被封锁，输入J、K的变 化不会引起主触发器状态变化；从触发器输入门被打开， 从触发器按照主触发器的状态(即主触发器维持在CP下降沿 前一瞬间的状态)翻转，其中：
第5章 触发器
R=× S=0
R=0 S=1
0
1
R=1 S=0
(a)
数字电路数字电子技术第5章课件
5.2 触发器
D触发器的功能表
D
Qn
Qn+1
0
0
0
0
1
0
1
0
1
1
1
1
D触发器的特性方程为：Qn+1=D
功能
输出状态 同D状态
PPT学习交流
33
5.2 触发器
D触发器的 功能表
D
Qn
Qn+1
功能
0
0
0
0
1
0
输出状
1
0
1
态同D
1
1
1
状态
D触发器的状态转换图：
D=1
D=0
0
1
D=1
D=0
D触发器的驱动表
CP'
S
Q'
R
& G6 1 G9
Q'
& G8
Q
R
CP
S
有效翻转
PPT学习交流
21
3．触发器功能的几种表示方法
5.2 触发器
（1）特性方程
由功能表画出卡诺图得特性方程：
功能表
RS
00 00 01 01
10 10
11 11
Qn Qn+1
功能
00 11
保持
0
1 输出状态
1
1 同S状态
0
0 输出状态
1
0 同S状态
RS
00 00 01 01
10 10
11 11
功能表
Qn Qn+1
功能
0
0
11
保持
0
1 输出状态
精品课件-数字电子技术-第5章
第5章 时序逻辑电路
2) 输出方程表达了电路的外部输出与触发器现态及外部输入 之间的逻辑关系。需要特别注意的是输出Z与触发器的现态Ｑn 有关，而不是与次态Ｑn+1 3) 将1) 中得到的驱动方程代入触发器的特性方程中，得出 每个触发器的状态方程。状态方程实际上是依据触发器的不同 连接，具体化了的触发器的特性方程，它反映了触发器次态与 现态及外部输入之间的逻辑关系。
(1) ① 驱动方程:
T0=1 T1=Q0 T2=Q1Q0 ② 输出方程:
Z=Qn2Qn1Qn0
第5章 时序逻辑电路
③ 求状态方程。将驱动方程带入T
Qn1 T Qn
Q n1 0
T0
Q0n
Q0n
Q n1 1
T1
Q1n
Q0n
Q1n
Q1n Q0n
Q1nQ0n
Q n1 2
T2
Q2n
(Q0nQ1n ) Q2n
第5章 时序逻辑电路
表5-3 例5.1的状态转换表
第5章 时序逻辑电路
② 状态转换图。 由状态转换真值表可以画出状态转换图如图5-5(b)所示。 本例中，三个触发器共有八个状态000，001，…，111。本例 是Moore型电路， 按说输出Z应该画在状态框内，这里采用了 Mealy型电路的画法。但由于没有外部输入，所以X/Z斜线上
仅取决于该时刻电路的输入状态，而且与电路原来的状态有关。 简而言之， 电路的输出状态与时间顺序有关，因此称为时序 逻辑电路。时序逻辑电路具有“记忆”性， 意指必需具有 “记忆”功能的器件来记住电路过去的状态，并与输入信号一 起共同决定电路的输出。
时序逻辑电路的一般结构框图如图5-1所示。
第5章 时序逻辑电路
第5章 时序逻辑电路
数字电子技术基础第5章锁存器与触发器PPT课件
按结构分类
分立元件触发器和集成触发器。
按工作方式分类
边沿触发器和电平触发器。
触发器的工作原理
触发器在输入信号的作用下，通过内部逻辑门电路的开关特性，实现状态的翻转。
触发器的状态翻转通常发生在时钟脉冲的边沿，此时触发器的输出状态将根据输入 信号和内部状态而改变。
触发器具有置位、复位和保持三种基本功能，这些功能可以通过组合不同的逻辑门 电路来实现。
存储器
触发器还可以用于构建更复杂的存储器，如静态随机存取存储器（SRAM）等。在这些存储器中，触发器 用于存储二进制数据，并在需要时提供数据输出。
两者结合的应用实例
• 数字系统：在数字系统中，锁存器和触发器经常结合使用。 例如，在微处理器或数字信号处理系统中，锁存器和触发器 用于实现数据的存储、传输和控制。这些系统中的锁存器和 触发器通常以大规模集成（LSI）或超大规模集成（VLSI） 的形式存在。
VS
中规模集成电路
在中规模集成电路中，我们将学习一些常 见的数字集成电路，例如译码器、编码器 和比较器等。这些集成电路在数字系统中 有着广泛的应用，例如在计算机、通信和 控制系统等。我们将学习这些集成电路的 工作原理、特性和应用。
THANKS
感谢观看
04
锁存器与触发器的比较
工作原理比较
锁存器
在时钟信号的控制下，实现数据的存 储和传输。当控制信号处于高电平时 ，数据被写入锁存器；当控制信号处 于低电平时，数据保持不变。
触发器
具有记忆功能的基本逻辑单元，能够 在时钟信号的控制下，实现数据的存 储和传输。在时钟脉冲的上升沿或下 降沿时刻，数据被写入触发器。
锁存器和触发器在数字电路中有着广 泛的应用，例如在寄存器、计数器和 时序逻辑电路中。在本章中，我们学 习了这些应用的具体实现和原理。
分立元件触发器和集成触发器。
按工作方式分类
边沿触发器和电平触发器。
触发器的工作原理
触发器在输入信号的作用下，通过内部逻辑门电路的开关特性，实现状态的翻转。
触发器的状态翻转通常发生在时钟脉冲的边沿，此时触发器的输出状态将根据输入 信号和内部状态而改变。
触发器具有置位、复位和保持三种基本功能，这些功能可以通过组合不同的逻辑门 电路来实现。
存储器
触发器还可以用于构建更复杂的存储器，如静态随机存取存储器（SRAM）等。在这些存储器中，触发器 用于存储二进制数据，并在需要时提供数据输出。
两者结合的应用实例
• 数字系统：在数字系统中，锁存器和触发器经常结合使用。 例如，在微处理器或数字信号处理系统中，锁存器和触发器 用于实现数据的存储、传输和控制。这些系统中的锁存器和 触发器通常以大规模集成（LSI）或超大规模集成（VLSI） 的形式存在。
VS
中规模集成电路
在中规模集成电路中，我们将学习一些常 见的数字集成电路，例如译码器、编码器 和比较器等。这些集成电路在数字系统中 有着广泛的应用，例如在计算机、通信和 控制系统等。我们将学习这些集成电路的 工作原理、特性和应用。
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04
锁存器与触发器的比较
工作原理比较
锁存器
在时钟信号的控制下，实现数据的存 储和传输。当控制信号处于高电平时 ，数据被写入锁存器；当控制信号处 于低电平时，数据保持不变。
触发器
具有记忆功能的基本逻辑单元，能够 在时钟信号的控制下，实现数据的存 储和传输。在时钟脉冲的上升沿或下 降沿时刻，数据被写入触发器。
锁存器和触发器在数字电路中有着广 泛的应用，例如在寄存器、计数器和 时序逻辑电路中。在本章中，我们学 习了这些应用的具体实现和原理。
数字电子技术基础第五章-触发器
CLS KRQQ*
0X X 0 0 0X X 1 1 10 0 0 0 10 0 1 1 10 1 0 0 10 1 1 0 11 0 0 1 11 0 1 1 1 1 1 0 1* 1 1 1 1 1*
《数字电子技术基础》第五版
5.3 电平触发的触发器
一、基本SR触发器的电路结构与工作原理
CLS KRQQ*
主从JK电路结构与工作原理
在CLK高电平期间，主触发器只翻转一次
工作原理
《数字电子技术基础》第五版
CLJKKQQ* X X X X Q*
0 00 0 0 01 1 0 10 0 0 11 0 1 00 1 1 01 1 1 10 1 1 11 0
工作原理
《数字电子技术基础》第五版
CLJKKQQ* X X XX Q
《数字电子技术基础》第五版
第五章 触发器
5.1 概述
Flip-flop
一、触发器
能够存储一位二值信息的基本电路单元。
二、触发器特点： 1.保持 2.更新
《数字电子技术基础》第五版
三、触发器分类：
按逻辑功能分：SR触发器、D触发器、 JK触发器、T触发器。
按触发方式分：电平触发方式、脉冲触发方式 及边沿触发方式。
0 00 0 0 01 1 0 10 0 0 11 0 1 00 1 1 01 1 1 10 1 1 11 0
工作原理
《数字电子技术基础》第五版
CLJKKQQ* X X XX Q
0 00 0 0 01 1 0 10 0 0 11 0 1 00 1 1 01 1 1 10 1 1 11 0
工作原理
工作原理
《数字电子术基础》第五版
CLS KRQQ*
数字电子技术第5章
（4）逻辑功能分析：当Q1Q0=11时，输出Z=1；当取 其它值时，输出Z=0；在一个循环过程中，Z=1只出现一次， 故为进位输出信号。所以，此电路是带进位输出的同步4 进制加法计数器电路。
EXIT EXIT
第5章 时序逻辑电路
分析举例
【例5.1.2】图所示电路是异步时序逻辑电路的逻辑图， 试分析它的逻辑功能。
3. 求出对应状态值
设电路初始状态为 Q3Q2Q1 Q0 =0000 当某触发器时钟 条件满足时，计算 其状态方程的值； 触发器时钟没有到 来时，则不用计算 其状态方程的值， 保持原有状态。
演 示 文 稿 Presentation
0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1
EXIT EXIT
第5章 时序逻辑电路
画状态图和时序图
演 示 文 稿 Presentation
随着CP脉冲的递 1010至1111在 增，不论从电路输 计数循环外， 出的哪一个状态开 但可以进入计 始，触发器输出的 数循环，称为 变化都会进入同一 自启动 个循环过程
（4）逻辑功能分析：由状态图和时序图 可知，该电路是十进制计数器，或10分频器。
EXIT EXIT
第5章 时序逻辑电路
5.1.2 时序逻辑电路的分析方法
演 示 文 稿 Presentation
基本步骤：
1. 根据给定的电路，写出它的输出方程和驱动方程，并求 状态方程。 时序电路的输出逻辑表达式。 2. 列状态转换真值表。 各触发器输入信号的逻辑表达式。 将驱动方程代入相应触发器的特性方程中所得到的方程 3. 分析逻辑功能。 简称状态转换表，是反映电路状态转换的规律与条件的表格。 方法：将电路现态的各种取值代入状态方程和输 出方程进行计算，求出相应的次态和输出，从而列出 4. 根据状态转换真值表来说明电路逻辑功能。 画状态转换图和时序图。 状态转换表。 如现态起始值已给定，则从给定值开始计算。如 用圆圈及其内的标注表示电路的所有稳态， 没有给定，则可设定一个现态起始值依次进行计算。 在时钟脉冲 CP作用下，各触发器状态变化的波形图。 用箭头表示状态转换的方向，箭头旁的标注表示 状态转换的条件，从而得到的状态转换示意图。 EXIT EXIT
《数字电子技术》ppt课件
如出现tw1＞tw的情况时，可在触发信号源uI和 G1输入端之间接入一个RC微分电路。
5.2.2 集成单稳态触发器及其运用
用集成门电路构成的单稳态触发器虽然电路简 单，但输出脉冲宽度的稳定性较差，调理范围小， 而且触发方式单一。因此实践运用中常采用集成单 稳态触发器。
1. 输入脉冲触发方式
上升沿触发 下降沿触发
uO的下降沿比u单I的稳下电降路的沿延延时迟作了用tw的时间。
〔2〕. 脉冲定时 单稳态触发器可以产生一定宽度tw的矩形脉冲，
利用这个脉冲去控制某一电路，那么可使它在tw时 间内动作(或者不动作)。
脉冲定时
终了
5.3 多谐振荡器
放映
5.3.1 用门电路组成的多谐振荡器 5.4.3 石英晶体多谐振荡器
第5章 脉冲波形的产生与变换
终了 放映
5.1 施密特触发器
5.1.1 用门电路构成的施密特触发器
5.1.2 集成施密特触发器及其运用
复习
触发器有什么特点？ 请画出与非门实现的根本RS触发器的电路图。 请列出根本RS触发器的功能表。 什么叫现态？次态？ 根本RS触发器的触发方式？
第5章 脉冲波形的产生与变换
在暂稳态期间，VDD经R对C充电，使uI2上升。 当uI2上升到达G2的UTH时，电路会发生如下正反响 过程：
使电路迅速由暂稳态前往稳态，uO1=UOH、 uO= uO2=UOL。
从暂稳态自动前往稳态之后，电容C将经过电 阻R放电，使电容上的电压恢复到稳态时的初始值。
单稳态触发器任务波形
2. 主要参数
5.2 单稳态触发器
任务特点： 第一，它有稳态和暂稳态两个不同的任务形状； 第二，在外加脉冲作用下，触发器能从稳态翻转 到暂稳态； 第三，在暂稳态维持一段时间后，将自动前往稳 态，暂稳态维持时间的长短取决于电路本身的参数， 与外加触发信号无关。 例：楼道的路灯 。
5.2.2 集成单稳态触发器及其运用
用集成门电路构成的单稳态触发器虽然电路简 单，但输出脉冲宽度的稳定性较差，调理范围小， 而且触发方式单一。因此实践运用中常采用集成单 稳态触发器。
1. 输入脉冲触发方式
上升沿触发 下降沿触发
uO的下降沿比u单I的稳下电降路的沿延延时迟作了用tw的时间。
〔2〕. 脉冲定时 单稳态触发器可以产生一定宽度tw的矩形脉冲，
利用这个脉冲去控制某一电路，那么可使它在tw时 间内动作(或者不动作)。
脉冲定时
终了
5.3 多谐振荡器
放映
5.3.1 用门电路组成的多谐振荡器 5.4.3 石英晶体多谐振荡器
第5章 脉冲波形的产生与变换
终了 放映
5.1 施密特触发器
5.1.1 用门电路构成的施密特触发器
5.1.2 集成施密特触发器及其运用
复习
触发器有什么特点？ 请画出与非门实现的根本RS触发器的电路图。 请列出根本RS触发器的功能表。 什么叫现态？次态？ 根本RS触发器的触发方式？
第5章 脉冲波形的产生与变换
在暂稳态期间，VDD经R对C充电，使uI2上升。 当uI2上升到达G2的UTH时，电路会发生如下正反响 过程：
使电路迅速由暂稳态前往稳态，uO1=UOH、 uO= uO2=UOL。
从暂稳态自动前往稳态之后，电容C将经过电 阻R放电，使电容上的电压恢复到稳态时的初始值。
单稳态触发器任务波形
2. 主要参数
5.2 单稳态触发器
任务特点： 第一，它有稳态和暂稳态两个不同的任务形状； 第二，在外加脉冲作用下，触发器能从稳态翻转 到暂稳态； 第三，在暂稳态维持一段时间后，将自动前往稳 态，暂稳态维持时间的长短取决于电路本身的参数， 与外加触发信号无关。 例：楼道的路灯 。
数字电子技术基础(第五版)第五章触发器PPT课件
在时钟信号下降沿时刻，触发器 接收输入信号并改变状态。实现 方法是在主从触发器的基础上，
增加一个下降沿检测电路。
边沿触发器的特点
边沿触发器只在时钟信号的边沿 时刻改变状态，具有较高的抗干 扰能力和稳定性。同时，边沿触 发器可以实现多个触发器的级联
和同步操作。
06
集成触发器及其应用
集成触发器类型与特点
波形分析
在波形图中，可以观察到输入信号J、K以及输出信号Q、Q' 的波形变化。通过对比输入信号和输出信号的波形，可以验 证触发器的逻辑功能是否正确实现。
T触发器实现方法
T触发器定义
T触发器是一种特殊类型的触发器，其输入信号为T，输出信号为Q和Q'。当T=1时，触 发器翻转；当T=0时，触发器保持原状态不变。
和时钟信号CP接入芯片对应的引脚即可。
03
可编程逻辑器件实现
利用可编程逻辑器件（如FPGA、CPLD等）实现D触发器的功能。通过
编程配置逻辑器件的内部逻辑单元，实现D触发器的逻辑功能。
04
JK触发器和T触发器
JK触发器电路结构
基本结构
由两个可控RS触发器构成，输入信号为J和K，输出信号为 Q和Q'。
功能表
列出输入信号S、R与输出信号Q、Q'之间关系的表格，用于描述触发器的逻辑功能。功能表中应包含所有可能的 输入组合及对应的输出状态。
03
同步RS触发器及D触发器
同步RS触发器电路结构
1 2 3
基本RS触发器
由两个与非门交叉耦合构成，具有置0、置1和保 持功能。
同步RS触发器
在基本RS触发器的基础上，引入时钟信号CP， 使得触发器的状态只在CP的上升沿或下降沿发生 改变。
增加一个下降沿检测电路。
边沿触发器的特点
边沿触发器只在时钟信号的边沿 时刻改变状态，具有较高的抗干 扰能力和稳定性。同时，边沿触 发器可以实现多个触发器的级联
和同步操作。
06
集成触发器及其应用
集成触发器类型与特点
波形分析
在波形图中，可以观察到输入信号J、K以及输出信号Q、Q' 的波形变化。通过对比输入信号和输出信号的波形，可以验 证触发器的逻辑功能是否正确实现。
T触发器实现方法
T触发器定义
T触发器是一种特殊类型的触发器，其输入信号为T，输出信号为Q和Q'。当T=1时，触 发器翻转；当T=0时，触发器保持原状态不变。
和时钟信号CP接入芯片对应的引脚即可。
03
可编程逻辑器件实现
利用可编程逻辑器件（如FPGA、CPLD等）实现D触发器的功能。通过
编程配置逻辑器件的内部逻辑单元，实现D触发器的逻辑功能。
04
JK触发器和T触发器
JK触发器电路结构
基本结构
由两个可控RS触发器构成，输入信号为J和K，输出信号为 Q和Q'。
功能表
列出输入信号S、R与输出信号Q、Q'之间关系的表格，用于描述触发器的逻辑功能。功能表中应包含所有可能的 输入组合及对应的输出状态。
03
同步RS触发器及D触发器
同步RS触发器电路结构
1 2 3
基本RS触发器
由两个与非门交叉耦合构成，具有置0、置1和保 持功能。
同步RS触发器
在基本RS触发器的基础上，引入时钟信号CP， 使得触发器的状态只在CP的上升沿或下降沿发生 改变。
数字电子技术 (5)
时序逻辑电路中的竞争与冒险因为时序逻辑电路通常都包含组合逻辑电路和存储电路两个部分，所以它的竞争－冒险现象也包含两个方面。
一方面是其中的组合逻辑电路部分可能发生的竞争－冒险现象。
产生这种现象的原因前面已介绍。
这种由于竞争而产生的尖峰脉冲并不影响组合逻辑电路的稳态输出，但如果它被存储电路中的触发器接收就可能引起触发器的误翻转，造成整个时序电路的误动作，这种现象必须绝对避免。
另一方面是存储电路（或者说是触发器）工作过程中发生的竞争－冒险现象，这也是时序电路所特有的一个问题。
在讨论触发器的动态特性时曾经指出，为了保证触发器可靠地翻转，输入信号和时钟信号在时间配合上应满足一定的要求。
然而当输入信号和时钟信号同时改变，而且途经不同路径到达同一触发器时，便产生了竞争。
竞争的结果有可能导致触发器误动作，这种现象称为存储电路（或触发器）的竞争－冒险现象。
在图5-1的八进制异步计数器电路中，就存在这种存储电路的竞争－冒险现象。
图5-1八进制异步计数器计数器由3个JK 触发器FF l 、FF 2、FF 3及两个反相器G 1、G 2组成。
其中FF l 工作在J 1=K 1=1的状态，每次CP 1的下降沿到达时，FF l 都会翻转；FF 2工作在J 2=K 2=1的状态，所以每次1Q 由1跳变为0时，FF 2都要翻转；FF 3的时钟信号CP 3取自Q 1，输入端J 3=K 3=Q 2，而FF 2的时钟信号又取自1Q 。
因而当FF 1由0变成1时，FF 3的输入信号和时钟电平同时改变，导致了竞争－冒险现象的发生。
如果Q 1从0变成1时，Q 2的变化先于CP 3的上升沿到达，那么在CP 3=1的全部时间里，J 3和K 3的状态将始终不变，可以根据CP 3下降沿到达时Q 2的状态决定FF 3是否翻转。
由此，可得到的状态转换表见表5-13，显然电路是八进制计数器。
表5-1图5-1电路的状态转换表（一）计数顺序电路状态Q 1Q 2Q 3000011102011310140015111601071008000如果Q l从0变成1时，CP3的上升沿先到达FF3，而Q2的变化在后。
数字电子技术课件(江晓安)第5章
第五章 触 发 器
表5-11 T触发器真值表 触发器真值表
T 0 0 1 1
Qn 0 1 0 1
Qn+1 0 1 1 0
第五章 触 发 器
表 5 – 12 JK触发器真值表 触发器真值表
CP
D
Q (c)
图 5-14 D触发器状态表、状态图、波形图 (a) 状态表； (b) 状态图； (c) 波形图
第五章 触 发 器
5.2.4 T触发器 触发器
Q Q Q Q
A a C (R) CP T (S) b
B Sd D Rd
A
B Sd
&
&
&
Rd
C
&
CP T
D
&
&
&
& (b)
(D)
(a)
图 5 – 15 T触发器 (a) 对称型； (b) 非对称型
第五章 触 发 器
表5-4 状态表（莫尔型）
第五章 触 发 器
例 3 画出例 1、例 2 的状态图。 解 如图 5 - 4(a), (b) 所示。
1/1 Q1 1/0 (a) 0 1 Q1/0 0 Q2/1 1 (b) 1 Q3/0 0 Q2 0/1
0/0
图 5 – 4 例 1、例 2 的状态图 (a) 米里型； (b) 莫尔型
第五章 触 发 器
表 5 – 10 D触发器真值表 触发器真值表
D 0 0 1 1
Qn 0 1 0 1
Qn+1 0 0 1 1
第五章 触 发 器
当CP=0时，触发器不工作，触发器处于维持状态。 当CP=1 时，触发器功能如下： D=0, 与非门D输出为 1，与非门C输出为 0，则 Qn+1=0; D=1，与非门D门输出为 0，C输出为 1，则 Qn+1=1。
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D & G1 & Q
C D
C 1 TG1 G1 C G4 1 C Q TG2 C G2 1 Q
G3 CLK G5 1 G4 & & Q G2
CLK G3 1
C
利用CMOS传输门组成的电平 触发D触发器（透明D锁存器）
CLK 0 0 1 1 1 1 D X X 0 0 1 1 Q 0 1 0 1 0 1 Q* 0 1 0 0 1 1
& G1 Q
主从 SR 触发器 主从 SR 触发器 图形符号
S CLK R 1S C1 1R Q Q
& R CLK G8
& G6 1 G9 Q R
& G4
& G2 Q
CLK
& S CLK G3
主触发器
& G1 Q
S & G7 & G5 Qm SS
从触发器
& G3 & G1 Q
& R G4
& G2 Q
5.2 SR锁存器
ui1 ≥1 G1 uo1
ui1
≥1 G1 uo1
RD
≥1 G1 Q 输出端
复位端或 置0输入端 置位端或 置1输入端
SD
ui1
≥1 G1 ≥1 uo1 uo2 ≥1 G2 ui2
≥1 G2
输出端
Q
uo2
G2 ≥1 G1 ≥1 uo1
ui1
≥1 G1 uo1
定义Q = 1、Q = 0 为锁存器的1状态
& G6 Qm 1
0 0 1 1 1 1 1 1 1 1
例5.3.1 已知电平触发SR触发器的 输入波形如图所示。试画出Q 、 Q 端的电压波形。设触发器的初始状 态为 Q 0 。
S & G1 & Q G3 CLK G4 & R G2 & Q
CLK
0
t
S
0
t
R
0
t
Q
0
t
Q
解：
0
t1 t2 t3 t4
t
电平触发 D 触发器
5.1 概述 本章重点内容
一、触发器的分类和逻辑功能的描述方法（特性表、特性方程和 图形符号）； 二、触发器的不通电路结构及各自的动作特点。 三、触发器的电路结构类型和逻辑功能类型之间的关系。 （非重点内容有5.7节触发器的动态特性）
教学大纲要求
1、掌握典型触发器的逻辑功能及其描述方法。 2、掌握常用触发器（JK触发器、D触发器）的应用与各种触发 器之间的功能转换。 3、理解基本RS触发器的电路结构、工作原理及动态特性。 4、了解典型时钟触发器的电路结构及触发方式。
0 t
Q
CLK
0
t
解：
Q
0
t
主从SR触发器当 出现S=R=1时， 触发器的次态也 是不确定的，若 要使次态也确定 下来，该怎么办？ 需要进一步 改进触发器的电路结构。如图:
& S G7 & G5 Qm & SS G3 & G1
主触发器
S & G7 & G5 Qm SS
从触发器
& G3 & G1 Q
SD
& Q
0 t
RD
0 t
& RD Q
Q
0
t
解：
Q
0
t1
t2
t3
t4
t5
t6
t7
t8
t
5.3 电平触发的触发器
一、电路结构和工作原理 电平触发 SR 触发器
S & G1 & Q G3 CLK G4 & R G2 & Q
当CLK = 0时，S = X、R = X、Q = 0， Q * = 0 当CLK = 0时，S = X、R = X、Q = 1， Q * = 1 当CLK = 1时，S = 0、R = 0、Q = 0， Q * = 0 当CLK = 1时，S = 0、R = 0、Q = 1， Q * = 1 当CLK = 1时，S = 1、R = 0、Q = 0， 当CLK = 1时，S = 1、R = 0、Q = 1， 当CLK = 1时，S = 0、R = 1、Q = 0， 当CLK = 1时，S = 0、R = 1、Q = 1， 当CLK = 1时，S = 1、R = 1、Q = 0， 当CLK = 1时，S = 1、R = 1、Q = 1，
例5.3.2 已知电平触发D触发器的 输入波形如图所示。试画出Q 、 Q 端的电压波形。设触发器的初始状 态为 Q 0 。
C 1 D TG1 G1 C C C TG2 G2 1 Q
CLK
0
t
D
0
t
Q
0
G3 1 CLK C C G4 1 Q
t
Q
解：
0
t
5.4 脉冲触发的触发器
一、电路结构和工作原理 脉冲触发触发器的典型结构如图：
& G4
& G2 Q
CLK
S CLK R
1S C1 1R
Q Q
主从 SR 触发器图形符号
（1）在图形符号中用框内的“ ”表示“延迟传 输”，即CLK回到低电平（有效电平消失）以后， （2）特性表中的“ ”符号表示CLK高 输出状态才改变。 电平有效的脉冲触发特性。（CLK以低电平为有效 信号时，在CLK输入端加有小圆圈，输出状态的变 化发生在CLK脉冲的上升沿。）
Q m Qm *
0 1 0 1 0 1 0 1 0 1 0 0 1 1 1 0
* CLK Q m
0 1 0 0 1 1 1 0
Qm *
1 0 1 1 0 0 0 1
Q
0 1 0 1 0 1 0 1
CLK X
J X 0 0 0 0 1 1 1 1
K X 0 0 1 1 0 0 1 1
Q X 0 1 0 1 0 1 0 1
J1 J2 CLK K1 K2
&
C1
1J Q 1 K Q
&
例5.4.2 主从JK触发器的电路如图 所示，若CLK、J、K的输入波形如 图所示。试画出 Q 、Q 端的电压波 形。设触发器的初始状态为 Q 0 。
CLK
& J G7
& G5 Qm
& G3
& G1 Q
0
1 J
2
3
4
5
6
t
0
t
K
& G8
R CLK & G8
& G6 1 G9 Qm RS
& G4
& G2 Q
电平触发触发器 的特性表
CLK 0 0 1 1 1 1 1 1 1 1 S X X 0 0 0 0 1 1 1 1 R X X 0 0 1 1 0 0 1 1 Q 0 1 0 1 0 1 0 1 0 1 Q* 0 1 0 1 0 0 1 1 1* 1*
ui1
定义Q = 0、Q = 1 为锁存器的0状态 *为次态 Q 为原态，Q
SD S R Q Q
≥1
uo2
ui2
G2
uo2
G2
RD
因此，正常工作时输入信号应遵循 的约束条件：S D RD 0 SR锁存器也可以用与非门构成，如 & 图所示。 SD Q
G1
SD S R Q Q
当SD = 0、RD = 0、Q 当SD = 0、RD = 0、Q 当SD = 1、RD = 0、Q 当SD = 1、RD = 0、Q 当SD = 0、RD = 1、Q 当SD = 0、RD = 1、Q 当SD = 1、RD = 1、Q 当SD = 1、RD = 1、Q
Q 0 1 0 1 0 1 0 1 0 1
Q* 0 1 0 1 0 0 1 1 1* 1*
G3 CLK G4 & R G2 & Q
SD S CLK R RD
S 1S C1 1R R
Q Q
异步置位(置1)端
SD S & G1 & Q G3 CLK G4 & R RD G2 & Q
异步复位(置0)端
二、电平触发方 式的动作特点 （1）只有当CLK变为有效电平时，触发 器才能接受输入信号，并按照输入信号 将触发器的输出置成相应的状态。 （2）在 CLK = 1 的全部时间里，S 和R 状态的变化都可能引起输出状态的改变。 在 CLK 回到 0 以后，触发器保存的是 CLK 回到 0 以前瞬间的状态。
例5.4.1 已知在主从 SR 触 CLK 发器电路中，若CLK、S 和 S R 的电压波形如图所示。试 画出 Q 、Q 端的电压波形。 R 设触发器初始状态为 Q 0 。
主触发器
S & G7 & G5 Qm SS
1
2
3
4
5
6
t
0
0
t
0
t
从触发器
& G3 & G1 Q
Qm
0
t
Qm
& R CLK G8 & G6 1 G9 Qm RS & G4 & G2 Q
CLK
* Qm
CLK
S
R
Qm
CLK
SS
0 1 0 0 1 1 1 1
RS
1 0 1 1 0 0 1 1
Q
0 1 0 1 0 1
Q*
0 1 0 0 1 1
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1
0 1 0 0 1 1
0 1
1* 1*
C D
C 1 TG1 G1 C G4 1 C Q TG2 C G2 1 Q
G3 CLK G5 1 G4 & & Q G2
CLK G3 1
C
利用CMOS传输门组成的电平 触发D触发器（透明D锁存器）
CLK 0 0 1 1 1 1 D X X 0 0 1 1 Q 0 1 0 1 0 1 Q* 0 1 0 0 1 1
& G1 Q
主从 SR 触发器 主从 SR 触发器 图形符号
S CLK R 1S C1 1R Q Q
& R CLK G8
& G6 1 G9 Q R
& G4
& G2 Q
CLK
& S CLK G3
主触发器
& G1 Q
S & G7 & G5 Qm SS
从触发器
& G3 & G1 Q
& R G4
& G2 Q
5.2 SR锁存器
ui1 ≥1 G1 uo1
ui1
≥1 G1 uo1
RD
≥1 G1 Q 输出端
复位端或 置0输入端 置位端或 置1输入端
SD
ui1
≥1 G1 ≥1 uo1 uo2 ≥1 G2 ui2
≥1 G2
输出端
Q
uo2
G2 ≥1 G1 ≥1 uo1
ui1
≥1 G1 uo1
定义Q = 1、Q = 0 为锁存器的1状态
& G6 Qm 1
0 0 1 1 1 1 1 1 1 1
例5.3.1 已知电平触发SR触发器的 输入波形如图所示。试画出Q 、 Q 端的电压波形。设触发器的初始状 态为 Q 0 。
S & G1 & Q G3 CLK G4 & R G2 & Q
CLK
0
t
S
0
t
R
0
t
Q
0
t
Q
解：
0
t1 t2 t3 t4
t
电平触发 D 触发器
5.1 概述 本章重点内容
一、触发器的分类和逻辑功能的描述方法（特性表、特性方程和 图形符号）； 二、触发器的不通电路结构及各自的动作特点。 三、触发器的电路结构类型和逻辑功能类型之间的关系。 （非重点内容有5.7节触发器的动态特性）
教学大纲要求
1、掌握典型触发器的逻辑功能及其描述方法。 2、掌握常用触发器（JK触发器、D触发器）的应用与各种触发 器之间的功能转换。 3、理解基本RS触发器的电路结构、工作原理及动态特性。 4、了解典型时钟触发器的电路结构及触发方式。
0 t
Q
CLK
0
t
解：
Q
0
t
主从SR触发器当 出现S=R=1时， 触发器的次态也 是不确定的，若 要使次态也确定 下来，该怎么办？ 需要进一步 改进触发器的电路结构。如图:
& S G7 & G5 Qm & SS G3 & G1
主触发器
S & G7 & G5 Qm SS
从触发器
& G3 & G1 Q
SD
& Q
0 t
RD
0 t
& RD Q
Q
0
t
解：
Q
0
t1
t2
t3
t4
t5
t6
t7
t8
t
5.3 电平触发的触发器
一、电路结构和工作原理 电平触发 SR 触发器
S & G1 & Q G3 CLK G4 & R G2 & Q
当CLK = 0时，S = X、R = X、Q = 0， Q * = 0 当CLK = 0时，S = X、R = X、Q = 1， Q * = 1 当CLK = 1时，S = 0、R = 0、Q = 0， Q * = 0 当CLK = 1时，S = 0、R = 0、Q = 1， Q * = 1 当CLK = 1时，S = 1、R = 0、Q = 0， 当CLK = 1时，S = 1、R = 0、Q = 1， 当CLK = 1时，S = 0、R = 1、Q = 0， 当CLK = 1时，S = 0、R = 1、Q = 1， 当CLK = 1时，S = 1、R = 1、Q = 0， 当CLK = 1时，S = 1、R = 1、Q = 1，
例5.3.2 已知电平触发D触发器的 输入波形如图所示。试画出Q 、 Q 端的电压波形。设触发器的初始状 态为 Q 0 。
C 1 D TG1 G1 C C C TG2 G2 1 Q
CLK
0
t
D
0
t
Q
0
G3 1 CLK C C G4 1 Q
t
Q
解：
0
t
5.4 脉冲触发的触发器
一、电路结构和工作原理 脉冲触发触发器的典型结构如图：
& G4
& G2 Q
CLK
S CLK R
1S C1 1R
Q Q
主从 SR 触发器图形符号
（1）在图形符号中用框内的“ ”表示“延迟传 输”，即CLK回到低电平（有效电平消失）以后， （2）特性表中的“ ”符号表示CLK高 输出状态才改变。 电平有效的脉冲触发特性。（CLK以低电平为有效 信号时，在CLK输入端加有小圆圈，输出状态的变 化发生在CLK脉冲的上升沿。）
Q m Qm *
0 1 0 1 0 1 0 1 0 1 0 0 1 1 1 0
* CLK Q m
0 1 0 0 1 1 1 0
Qm *
1 0 1 1 0 0 0 1
Q
0 1 0 1 0 1 0 1
CLK X
J X 0 0 0 0 1 1 1 1
K X 0 0 1 1 0 0 1 1
Q X 0 1 0 1 0 1 0 1
J1 J2 CLK K1 K2
&
C1
1J Q 1 K Q
&
例5.4.2 主从JK触发器的电路如图 所示，若CLK、J、K的输入波形如 图所示。试画出 Q 、Q 端的电压波 形。设触发器的初始状态为 Q 0 。
CLK
& J G7
& G5 Qm
& G3
& G1 Q
0
1 J
2
3
4
5
6
t
0
t
K
& G8
R CLK & G8
& G6 1 G9 Qm RS
& G4
& G2 Q
电平触发触发器 的特性表
CLK 0 0 1 1 1 1 1 1 1 1 S X X 0 0 0 0 1 1 1 1 R X X 0 0 1 1 0 0 1 1 Q 0 1 0 1 0 1 0 1 0 1 Q* 0 1 0 1 0 0 1 1 1* 1*
ui1
定义Q = 0、Q = 1 为锁存器的0状态 *为次态 Q 为原态，Q
SD S R Q Q
≥1
uo2
ui2
G2
uo2
G2
RD
因此，正常工作时输入信号应遵循 的约束条件：S D RD 0 SR锁存器也可以用与非门构成，如 & 图所示。 SD Q
G1
SD S R Q Q
当SD = 0、RD = 0、Q 当SD = 0、RD = 0、Q 当SD = 1、RD = 0、Q 当SD = 1、RD = 0、Q 当SD = 0、RD = 1、Q 当SD = 0、RD = 1、Q 当SD = 1、RD = 1、Q 当SD = 1、RD = 1、Q
Q 0 1 0 1 0 1 0 1 0 1
Q* 0 1 0 1 0 0 1 1 1* 1*
G3 CLK G4 & R G2 & Q
SD S CLK R RD
S 1S C1 1R R
Q Q
异步置位(置1)端
SD S & G1 & Q G3 CLK G4 & R RD G2 & Q
异步复位(置0)端
二、电平触发方 式的动作特点 （1）只有当CLK变为有效电平时，触发 器才能接受输入信号，并按照输入信号 将触发器的输出置成相应的状态。 （2）在 CLK = 1 的全部时间里，S 和R 状态的变化都可能引起输出状态的改变。 在 CLK 回到 0 以后，触发器保存的是 CLK 回到 0 以前瞬间的状态。
例5.4.1 已知在主从 SR 触 CLK 发器电路中，若CLK、S 和 S R 的电压波形如图所示。试 画出 Q 、Q 端的电压波形。 R 设触发器初始状态为 Q 0 。
主触发器
S & G7 & G5 Qm SS
1
2
3
4
5
6
t
0
0
t
0
t
从触发器
& G3 & G1 Q
Qm
0
t
Qm
& R CLK G8 & G6 1 G9 Qm RS & G4 & G2 Q
CLK
* Qm
CLK
S
R
Qm
CLK
SS
0 1 0 0 1 1 1 1
RS
1 0 1 1 0 0 1 1
Q
0 1 0 1 0 1
Q*
0 1 0 0 1 1
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1
0 1 0 0 1 1
0 1
1* 1*