专用集成电路设计大作业
专用集成电路作业
Assignment 21. Give a descriptive definition for each of the following terms.(1) Starting substrate(2) Active region: The regions between these thick SiO 2 layers(3) LOCOS process: LOCal Oxidation of Silicon(1) Field oxide layer: 重掺杂硅区上均生长一层厚的氧化层(2) Shallow Trench Isolation (STI): an integrated circuit feature which prevents electricalcurrent leakage between adjacent semiconductor device components(3) Positive resist : a type of photoresist in which the portion of the photoresist that is exposedto light becomes soluble to the photoresist developernegative resist: a type of photoresist in which the portion of the photoresist that is exposed to light becomes insoluble to the photoresist developer(4) Sputtering: a process whereby atoms are ejected from a solid target material due tobombardment of the target by energetic particles(5) Reactive ion etching: an etching technology that High-energy ions from the plasma,generated under low pressure (vacuum) by an electromagnetic field, attack the wafer surface and react with it(6) Strong inversion layer: 半导体表面的少数载流子浓度等于体内的多数载流子浓度时, 半导体表面形成的一种表面势近似为不变的数值，耗尽层电荷及耗尽层厚度有极大值状态称为强反型态。
集成电路设计作业三
模拟cmos 集成电路设计作业三1. 如图所示，根据Vout 处来计算输出阻抗。
在Vout 看向上面的几个mos 管可以发现，无论哪一支路，四个管子的电流都会受到影响。
那么可以得到)1||1||1||1(654311m m m m m out m v g g g g g R g A ⨯===3161m m g g221324R KTV out n = 还有A 已经求得，故可以根据Pout 反推回到Pin 进而求得输入噪声功率为)62(324213121m m m in n g g g KT V +=2. （a ）已知电阻噪声R KT I n /42= 且mos 管的噪声γ224m n KTg I =其中的y 取为常数2/3 那么两式子联立324542m KTg R KT = 求得gm=4103-⨯ 又知道gm=D oxn I LWC μ2 其中计算Cox已知tox=50的时候 对应的Cox 然后tox 为90的时候可以得到 Cox=3.83fF那么 代入得到方程x ⨯⨯⨯⨯⨯⨯=⨯-----4121544105101083.310350103 其中x 为所求的尺寸，代入得到 x=1.34(b)根据题意，可以得到当Vb 最小时，对应的M2管子应该满足刚刚饱和的状态那么可以得到等式TH TH G S TH G S TH G S G S b V V V V V V V V V +-+-=-+=)()(21221利用饱和区电流公式得到4213410534.11083.310350---⨯=⨯⨯⨯⨯b V 4224105100103405.1--⨯=⨯⨯⨯b V此时的Vb=Vb1+Vb2+VTH=2.642V由管子的饱和状态得到不等式TH in out in b V V V V V +-≤- TH b out V V V -≥ 联立可以得到8.2862.1≤≤out V3. （a ）假定输出端测试的电压Vx 与电流Ix 可以得到)1||(1scR V g V D x m out = 以及)(2x out m x V V g I -= 两者作比的形式可以得到)11(1112++=C sR Rg g Z D D m m画出草图（b ）画出等效模型 利用KCL 可以得到 x m m V g sC g V 2121+=还有x x m m m D x I V g sC g g R V =+++2121 由此可以得到212111m m m D gsC g g R Z ++=画出草图 两个图都是 这个形状只 不过最大值 不同，（a ） 中的最大值 1/gm （b ） 中的最大值1/RD。
模拟CMOS集成电路设计大作业
模拟CMOS集成电路设计大作业设计题：假定μn C ox =110 μA/V 2， μp C ox =50 μA/V 2 ，λn ＝0.04V -1， λp ＝0.04V -1（有效沟道长度为1μm 时），λn ＝0.02V -1， λp ＝0.02V -1（有效沟道长度为2μm 时），λn ＝0.01V -1， λp ＝0.01V -1（有效沟道长度为4μm 时），γ=0.2，V THN ＝| V THP | =0.7V 。
设计如下图的放大器，满足如下要求，其中负载电容C L = 5pF 。
A v > 5000V/V ， VDD = 5V ， GB ≥ 5MHz ，SR > 10V/µs ，60° 相位裕度， Vout 摆幅在0.5~4.5V 范围, ICMR 为1.5~4.5V ， Pdis s ≤ 2mW1.请说明详细的设计过程，包括公式表达式（假定Cox = 0.35fF/µm 2，栅源电容按ox gs C L W C 33367.0=计算）；2.给出进行交流仿真和瞬态仿真的spice 仿真的网表，并给出仿真波形和结果以及必要的讨论和说明。
3.如果要求A v至少提高为原来的2倍，其它要求不变，如何修改电路（注意讨论对其它性能参数的影响）？4.如果要求增益带宽积GB提高为原来的2倍，其它要求不变，如何修改电路（注意讨论对其它性能参数的影响）？注意事项：1.计算得到的极点频率为角频率。
2.尺寸最后应选取整数，工艺精度的限制。
3.尾电流增加，A v增加还是减小？一.设计过程：0. 确定正确的电路偏置，保证所有晶体管处于饱和区。
为保证良好的电流镜，并确保M4处于饱和区。
（Sx=Wx/Lx ）由 I6=I7 得57462S S S S =1.根据需要的PM ＝60deg 求Cc （假定w z >10GB ）c c L c 22.0>2.由已知的Cc 并根据转换速率的要求（或功耗要求）选择ISS （I5）的范围；3.由计算得到的电流偏置值(I5 /2),设计W3/L3（ W4/L4 ）满足上ICMR（或输出摆幅）要求，即饱和区条件；4.验证M3处镜像极点是否大于10GB；5.设计W1/L1（W2/L2 ）满足GB的要求;6.设计W5/L5满足下ICMR（或输出摆幅）要求；7.根据Wp2>2.2GB 计算得到gm6；并且根据偏置条件VSG4=VSG6计算得到M6的尺寸；8.根据尺寸和gm6计算I6，并验证Vout,max是否满足要求；9.计算M7的尺寸。
中科院_段成华_专用集成电路设计_作业2详解
中科院_段成华_专用集成电路设计_作业2详解Assignment 21. Give a descriptive definition for each of the following terms.(1)Starting substrateCrystalline silicon wafers(2)Active regionThe region between saturation and cutoff used for linear amplification(3)LOCOS processShort for LOCal Oxidation of Silicon process,a microfabrication process where silicon dioxide is formed in selected areas on a silicon wafer having the Si-SiO2 interface ata lower point than the rest of the silicon surface(4)Field oxide layerIt is a thin layer of Silicon dioxide present beneath the polysilicon gate that serves as dielectric for gate oxide capacitance(5)Shallow Trench Isolation (STI)An integrated circuit feature which prevents electrical current leakage between adjacent semiconductor device components(6)Positive resist and negative resistPositive resist:a type of photoresist in which the portion of the photoresist that is exposed to light becomes soluble to the photoresist developerNegative resist:a type of photoresist in which the portion of the photoresist that is exposed to light becomes insoluble to the photoresist developer(7)SputteringA process whereby atoms are ejected from a solid target material due to bombardment of the target by energetic particles(8)Reactive ion etchingAn etching technology that High-energy ions from the plasma, generated under low pressure (vacuum) by an electromagnetic field, attack the wafer surface and react with it (9)Strong inversion layerSemiconductor surface minority carrier concentration is equal to the majority of thebody of the carrier concentration, the potential of the formation of a surface of the semiconductor surface is approximately a constant value, the depletion layer charge and depletion layer thickness maxima state called strong inversion layer(10) Threshold voltage of MOS transistorThe voltage at which there are sufficient electrons in the inversion layer to make a low resistance conducting path between the MOSFET source and drain2. P - type well in a 250nm technology has the doping concentration N A = 1015atoms cm -3. Find the limiting value of depletion-layer width w d and the total charge Q d contained in the depletion region. Use /26kT q mV =at 300K; 011.7;si εε=1408.8510/.F cm ε-=? 解：22ln 0.58i FP A n kT V q N φ?===870d w nm ===821.410d A d Q qN w C cm -====-?3. As the value of the drain-source voltage is further increased, the assumption that the channel voltage is larger than the threshold all along the channel ceases to hold. This happens when V GS - V (x ) <="" disappears="" drain="" exists="" explain="" has="" i="" in="" induced="" instead="" is="" keep="" no="" of="" off="" or="" p="" pinched="" please="" point,="" region="" remains="" saturates).="" t="" that="" the="" vicinity="" while="" why="" zero="" zero,="">Reference:[1] James D. Plummer, et al., “Chapter 2 Modern CMOS Technology,”Silicon VLSI Technology:Fundamentals, Practice and Modeling, Prentice Hall, 2000. (Available at our course website)在V DS较小时，它对I D的影响应从两个角度来分析：一方面V DS增加时，沟道的电场强度增大，I D随着增加；另一方面，随着V DS的增加，沟道的不均匀性增大，即沟道电阻增加，I D应该下降，但是在V DS较小时，沟道的不均匀性不明显，在漏极附近的区域内沟道仍然较宽，即V DS对沟道电阻影响不大，故I D随V DS增加而几乎呈线性地增加。
专用集成电路设计
模拟集成电路 后端设计
模块级验证（DRC/ LVS） 寄生参数提取（xRC）
芯片集成
芯片级验证（DRC/ LVS） 寄生参数提取（xRC）
CMOS 模 拟 集 成 电 路 设 计
电路后仿真
芯片GDSI I 网表
TapeOut 芯片生产制造、 测试
14
概念需求研究与 模拟集成电路设计与EDA工具对应关系图
门级DFT设计 扫描测试电路插入
ATPG 测试向量生成
标准单元布局布线
版图验证 网表及参数提取
后仿真与时序分析
TapeOut
芯片生产制造、 测试
Ment or Model Si m/ Quest a
Synopsys VCS
Ment or MBI STAr chi t ect
Ment or BSDAr chi t ect Synopsys Desi gn Compi l er
芯片生产制造、测试
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项目成果
•芯片设计方案文本（数字、模拟，共一份） •门级网表（数字、模拟） •版图数据（数字、模拟、混合） •项目报告
19
项目成果
仿真验证结果（三和弦音乐芯片）
20
项目成果
FPGA验证结果（三和弦音乐芯片）
21
项目成果
综合后结果（三和弦音乐芯片）
22
项目成果
布局布线后结果（三和弦音乐芯片）
边界扫描测试
高级 数字 系统 设计 与验
证
计 算 机 组 成 原 理
微机 原理 与接 口技
术
数 字 电 路
数字系统测试与 可测性设计
高级数字系统设 计与验证
芯片门级 网表
芯片级逻辑综合
中科院_段成华_专用集成电路设计_作业 3
UX：未知不定 U1：未知1 U0：未知0 为了定义决断函数如何工作用了几个简单规定： 1、最强的强度总是赢家 2、强度相同而值不同，返回强度同但值为X 先比较强度： F R Z F F R Z
1、在Design_Vision中可以看到设计原理图如下，和ench对其进行测试
3、通过观察仿真波形可以看出，如下图所示，当C=1时，Q的状态和D 输入的状态是始终同步的。当C=X时，Q=X，在t=10ns时，C=0，而Q依 然保持Q=X。
b、设立delta为1 ns ，比较两者之间的区别 ------------------------------------------delta延迟的门级设计--------------------------------library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity dff1 is port( c,d:in std_logic; q:out std_logic); end dff1; -------------------------------- Assume all elements have 3ns delay-------------------------architecture Behavioral of dff1 is signal a,b,cn,qq:std_logic;
D 0 0 1 1 0 0 1 1
Q 0 1 0 1 0 1 0 1
q 0 1 0 1 0 0 1 1
布尔逻辑表达式：q =QC’D’+C’DQ+CDQ’+CDQ 卡诺图： Q CD 00 01 11 0 0 0 1 1 1 1 1 化简可得到布尔逻辑表达式：q =QC’ +CD
哈工大cmos模拟集成电路大作业
H a r b i n I n s t i t u t e o f T e c h n o l o g y模拟C M O S集成电路大作业设计题目：二级运放设计院系：班级：设计者：学号：设计时间：2011.6.20哈尔滨工业大学2012年设计题：假定μn C ox=110 μA/V2，μp C ox=50 μA/V2，λn＝0.04V-1，λp＝0.04V-1（有效沟道长度为1μm时），λn＝0.02V-1，λp＝0.02V-1（有效沟道长度为2μm时），λn＝0.01V-1，λp＝0.01V-1（有效沟道长度为4μm时），γ=0.2，V THN＝| V THP | =0.7V。
设计如下图的放大器，满足如下要求，其中负载电容C L= 10pF。
Av > 4000V/V，VDD = 5V，GB = 5MHz ，SR > 10V/µs ，60°相位裕度，Vout 摆幅=0.5~4.5V, ICMR 1.5~4.5V，Pdiss≤ 2mW1.请说明详细的设计过程，包括公式表达式（假定C ox = 0.35fF/µm2，栅源电容按计算）；2.给出进行交流仿真和瞬态仿真的spice仿真的网表，并给出仿真波形和结果。
3.如果要求Av至少提高为原来的2倍，其它要求不变，如何修改电路（注意讨论对其它性能参数的影响）？注意事项：1.计算得到的极点频率为角频率。
2.尺寸最后应选取整数，工艺精度的限制。
3.尾电流增加，Av增加还是减小？1.根据相位裕度PM=60deg的要求，求C c（假定ωz>10GB）;考虑零点的影响，CC的选取：PM=60°时，GB处︒-︒=⎪⎪⎭⎫ ⎝⎛+⎪⎪⎭⎫ ⎝⎛+⎪⎪⎭⎫ ⎝⎛60180c c c 21z p p GB tg ar GB tg ar GB tg ar ωωω令ωz =10GB 时()︒-︒=+⎪⎪⎭⎫⎝⎛+︒601801.0c c 902tg ar GB tg ar p ω若PM>60 °, ωp2>2.2GB ，并由ωz =10GB2.210mII mII L C g g C C >⨯由此可得：LC C C 22.0>负载电容C L =10pF,所以C c >2.2pF,取C c =3pF2.由已知的Cc 并根据转换速率的要求（或功耗要求）选择ISS （I5）的范围；A I A I s V S C I S r Cr μμμ40,30,/10555=>>=取可得，由3.由计算得到的电流偏置值(I5 /2),设计W3/L3（ W4/L4 ）满足上ICMR （或输出摆幅）要求，即饱和区条件；极限情况下，即ICMR 达最大4.5V 时，M3，M4管的过驱动电压为：3,4OD DD THn THpV V ICMR V V +=-+-由此可得，M3，M4管的漏电流：2253(4)3,411/2()2022p ox OD p ox DD THn THp W WI I C V C V ICMR V V A L L μμμ+===-+-=代入μp C ox =50 μA/V 2，VDD = 5V ，ICMR +=4.5V ，I 5=40μA ，V THN ＝| V THP | =0.7V 可得：3,43,4() 3.2()=4W WL L =，此时取4. 验证M3处镜像极点是否大于10GBGBC gC C g gs m gs gs m 10233433>=+验证F101.5008100.354440.6767.0-14-15333⨯=⨯⨯⨯⨯⨯==ox gs C L W CV A I L WC g oxp m /1044.891020410502266633---⨯=⨯⨯⨯⨯⨯=⋅=μ代入验证成立5. 设计W1/L1（ W2/L2 ）满足GB 的要求1/m cGB g C =6121110521032⨯⨯⨯⨯=⋅=⋅=-πμGB C I L WC g c oxn m由此解得：1,21,2()=2.01()=3W WL L ，此时取6. 设计W5/L5满足下ICMR （或输出摆幅）要求； 当ICMR 取最小值1.5V 时，M5管的过驱动电压为：-6151-61222010=1.5-0.7=0.45V (/)110103OD GS TH n ox I V ICMR V ICMR V C W L μ--⎛⎫⎛⎫⨯⨯=-=-++ ⎪ ⎪ ⎪ ⎪⨯⨯⎝⎭⎝⎭255)(21OD ox n V L W C I μ=4)(3.59)(55==L WL W ，取由此可得， 7. 根据ωp2>2.2GB 计算得到gm6；并且根据偏置条件VSG4=VSG6计算得到M6的尺寸6222GB=; 2.2C m m p p L Cg gGB C ωω=>由，且得： 62622.2/,=2.2/m m L c m m L cg g C C g g C C >令2266 2.2()()()()n ox GS THN L p ox GS THP cWC V V C WL C V V LC μμ--=所以2224421412;()()2422p ox GS THP n ox GS THN W W I I C V V C V V L L μμ=-=-根据电路结构得：即 64642(2/2),()(4/4)n GS GS GS THP GS THP GS THN p W L V V V V V V V V W L μμ=-=-=-又因为所以6666(W2/L2)(W4/L4)2.2 2.21011034:==37.68=38350n LC p W WC L C L μμ⨯⨯⨯=联立可得，取8. 根据尺寸和g m6计算I 6，并验证V out,max 是否满足要求666444/3820190/4W L I I AW L μ==⨯=66666221901060.45(/)501038OD p ox I M V V C W L μ--⨯⨯===⨯⨯管的过驱动电压：6,max 50.45 4.55,DD OD out V V V V -=-=>满足要求9. 计算M7的尺寸。
系统集成电路大作业
系统集成与应用实验设计报告16路模拟信号发生器班级：小组成员:指导教师:目录1、设计任务和要求分析 (2)2、整体方案设计选择 (2)3、理论计算 (6)4、电路设计及仿真 (7)5、实验总结 (11)六、附录 (12)一、设计任务与要求分析1.1设计任务用C8051F020单片机完成16路信号源的输出，并通过单片机内部A/D转换器进行输出信号源的反馈采样，最后通过异步串行接口（UART）将采样结果输出。
利用C8051单片机将波形量化数据放置于内部ROM，通过内部D/A产生信号以及I/O端口控制多路模拟开关，同时生成16路信号源，注意信号源调理电路中采保部分的选值，并给出理论计算结果。
反馈回采部分采用单片机的12位高精度A/D转换器，采样频率自定（要求给出理论计算值），并通过UART接口将采样值送出按9600bps的波特率发出（接收对象可以是计算机或其它）。
1.2任务要求分析我们通过集体讨论与分析，确定了如下的设计流程：图 1.系统流程图在进行具体的实验设计之后，我们进行了电路简化，放大滤波通过一个运算放大器来实现，不仅使电路得到了简化，而且也节省了资源。
二、整体方案设计选择2.1单片机部分单片机选用 C8051F020，是完全集成的混合信号系统级 MUC 芯片具有64个数字I/O引脚；具有12位100kps的8通道ADC，带PGA和多路模拟开关；具有2个12位DAC，具有可编程数据更新方式；64K可在系统编程的FLASH存储器；4352字节的片内RAM;可寻址64K字节地址空间的数据存储器接口：2个UART串行接口。
基于以上优良特性，故选用该单片机。
单片机具有上电复位、掉电复位、外部复位、软件强制复位等多种复位方式。
在应用中外部复位方式得到广泛应用。
外部/RST引脚提供使用外部电路使单片机强制复位的手段。
在外部/RST引脚加一个低电平有效信号，将使单片机复位，最好提供一个外部上拉，或对RST引脚去耦以防止噪声引起复位。
中科院_段成华_专用集成电路设计_作业 2
Assignment 21. (7.10)Implement a NAND gate model using the IEEE nine-valued system.For the RS flip-flop shown in Figure 7.60, assume that both gate outputs are initially U, and that the two inputs R——and S——are initially 0 and switch to 1 simultaneously. Simulate the circuit at logic gate level when:a.Both gates have identical delays.b.The two gates have different delays. Compare your results.YY’Figure 7.60 R-S flip-flop------------------------------------------------------------------------------------------------------- ----------------------------------------RS触发器的门级模型----------------------------------- ------------------------------------------------------------------------------------------------------- library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity RS isport ( NS,NR: in std_logic;Y,NY : out std_logic);end entity RS;architecture rtl of RS iscomponent nand0 isport (a,b:in std_logic;c:out std_logic);end component;signal z1,z2:std_logic;beginNY<=z2;Y<=z1;u1:nand0 port map(NS,z2,z1);u2:nand0 port map(NR,z1,z2);end architecture rtl;------------------------------------------------------------------------------------------------------- ----------------------------------RS触发器的门级模型测试激励----------------------------- ------------------------------------------------------------------------------------------------------- library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity RS_TB isend entity RS_TB;architecture RTL of RS_TB iscomponent RS isport ( NS,NR: in std_logic;Y,NY: out std_logic);end component;signal NY :std_logic:='1';signal Y :std_logic:='1';signal NS :std_logic:='0';signal NR :std_logic:='0';beginDUT:RS port map(NS => NS,NR => NR,y => y,NY => NY);processbeginNS <= '0';NR <= '0';wait for 0.1 us;NS <= '1';NR <= '1';wait for 0.1 us;end process;end architecture RTL;------------------------------------------------------------------------------------------------------- --------------共同延迟的RS电路门级仿真、此次采用的是VCS 2009.12--------------- -------------------------------------------------------------------------------------------------------一、建立和设置环境变量二、分析三、Elaboration四、仿真1、调用DVE2、查看仿真波形3、根据DVE检查波形，分析功能上图是VCS图形界面的DVE工具显示的波形图，从上面可以得到一下几个结论：1、初始状态输出端为‘U’，输入端均为‘0’；2、在1ns的反应延迟之后，输出端根据当前状态被置为‘1’；3、在100ns时，输入端同时置‘1’，此时输出端出现震荡状态。
中科院_段成华_专用集成电路设计_作业 6
[Smith_ASICs]: Problem (15.15) (15.19) (15.20)1. (15.15) (Power dissipation, 20 min.) If a Pentium microprocessor dissipates 5W and, on average, 20 percent of the circuit nodes toggle every clock cyclea. Calculate the total capacitance of all the circuit nodes in picofarads if the clockfrequency is 100 MHz and V DD = 5 V .假定题意给出的是动态功耗5 W ，根据2=P CV f ∂，带入相关数据可得： 42285==100.22510P W C pf V f V HZ=∂⨯⨯ b. If half of this is due to interconnect capacitance at 2 pF ⋅cm –1, what is the total length of interconnect?–12/25 20pf cmC L cm =⨯= c. If there are 100 I/Os driving an average of 20 pF load off-chip at an averagefrequency of 50 MHz, what is the power dissipation in the I/Os?221100100*20*25*50MHZ 2.5P C V f pf V W =⨯==d. A Pentium chip contains about 3×106 transistors. How many gates is this? 考虑作为CMOS ，3×106 晶体管构成1.5×106个门e. How many gates are switching on average every clock cycle?根据题意，每个时钟周期20%的电路节点翻转，因此有650.2=1.510130⨯⨯⨯2. (15.19) (K –L algorithm, 15 min.)a. Draw the network graph for the following connectivity matrix:0000001000000001010000010001000010100010000100000001000000101000000010011000001000010011010000000010C ⎡⎤⎢⎥⎢⎥⎢⎥⎢⎥⎢⎥⎢⎥=⎢⎥⎢⎥⎢⎥⎢⎥⎢⎥⎢⎥⎢⎥⎢⎥⎣⎦ (15.26)根据连通矩阵相应的值可以得到17262834384549697989910C C C C C C C C C C C 、、、、、、、、、、画出网络图如下 1 2 3 4 56 7 8 9 10b. Draw the partitioned network graph for C with nodes 1–5 in partition A andnodes 6–10 in partition B. What is the cut weight? 1 2 3 4 56 7 8 9 10切割权重,=5ab a A b B W C ∈∈=∑c. Improve the initial partitioning using the K –L algorithm. Show the gains ateach stage. What problems did you find in following the algorithm and how do you resolve them?1、初始的增益0g =2、交换节点1−−→←−−6: g =1+0-0=1 2−−→←−−6: g =2+0-2=0 3−−→←−−6: g =0+0-0=0 1−−→←−−7: g =1+0-2=-1 2−−→←−−7: g =2+0-0=2 3−−→←−−7: g =0+0-0=0 1−−→←−−8: g =1+1-0=2 2−−→←−−8: g =2+1-2=1 3−−→←−−8: g =0+1-2=-1 1−−→←−−9: g =1-3-0=-2 2−−→←−−9: g =2-3-0=-1 3−−→←−−9: g =0-3-0=-3 1−−→←−−10: g =1-1-0=0 2−−→←−−10: g =2-1-0=1 3−−→←−−10: g =0-1-0=-14−−→←−−6: g =-1+0-0=-1 5−−→←−−6: g =-1+0-0=-1 4−−→←−−7: g =-1+0-0=-1 5−−→←−−7: g =-1+0-0=-1 4−−→←−−8: g =-1+1-0=0 5−−→←−−8: g =-1+1-0=0 4−−→←−−9: g =-1-3-2=-6 5−−→←−−9: g =-1-3-0=-4 4−−→←−−10: g =-1-1-0=-2 5−−→←−−10: g =-1-1-0=-2 得出：2−−→←−−7: g =2+0-0=2即为K-L 算法得出的最大增益。
集成电路设计基础作业题解答（1～4）
集成电路设计基础作业题解答（1～4）第⼀次作业：1、为什么PN 结会有单向导电性？答PN 结是由P 型半导体和N 型半导体结合在⼀起形成的。
P 型半导体多⼦是空⽳，N 型半导体多⼦是电⼦。
当形成PN 结后由于载流⼦的浓度差，电⼦会向P 型侧扩散，空⽳会向N 型侧扩散。
随着扩散的进⾏，会在接触处形成⼀定厚度的空间电荷区，电荷区中的正负离化中⼼形成内建电场。
随着空间耗尽区的扩展和内建电场的增强，电场作⽤下的漂移得到加强，扩散随之减弱，最后漂移电流和扩散电流达到平衡。
若给PN 结两端加上正电压，外加电场将会削弱内建电场从⽽加强扩散削弱漂移，此时扩散电流电流⼤于漂移电流从⽽形成正向导通电流。
当PN 结加上反向偏压后，外加电场和内建电场同向，此时扩散进⼀步收到抑制，漂移得到加强。
但漂移的少数载流⼦⾮常少，所以没能形成⼤的反向导通电流。
这就是PN 结的单向导电性。
2、为什么半导体掺杂后导电能⼒⼤⼤增强答：本征半导体在常温情况下由于热激发产⽣的空⽳电⼦对浓度⼤约在1010量级。
⽽在常温下本征半导体的导电能⼒⾮常弱。
当掺⼊B 或P 等杂质后，在常温下的掺杂杂质基本全部离化，杂质的离化⽽会在价带或导带产⽣⼤量的能做共有化运动的空⽳或电⼦。
在杂质没有补偿的情况下，载流⼦浓度近似等于杂质浓度，半导体掺杂后n,p ⼤⼤增加。
根据电导率σ=nqµ(n)+pqµ(p)可知，掺杂半导体的电导率⼤⼤增加，即导电能⼒明显增强。
3、为什么晶体管有放⼤作⽤？答：我们定义晶体管集电极电流和基极电流的⽐值为晶体管放⼤倍数。
只有当晶体管处于放⼤状态时才具有线性放⼤能⼒。
当BE 结正偏，BC 结反偏时管⼦处于放⼤状态。
因为发射极⾼掺杂，在BE 正向导通时，发射极的⼤量电⼦（以NPN 管为例）扩散到基区。
基区空⽳扩散到发射极，⽽基区浓度远⽐发射极来得低，所以电⼦扩散电流占主要部分。
因为基区很薄且载流⼦寿命很长，到达基区的电⼦只有⼀⼩部分和基区注⼊得空⽳复合，绝⼤部分要在反偏的集电结内建电场作⽤下⽽漂移到集电极。
超大规模集成电路设计 作业 问题解答
1. Q ：PMOS 和NMOS 晶体管有相同的W ，L 尺寸，并且他们的V gs ，V ds 也相同，该电压使PMOS 和NMOS 同时处于饱和工作区，请问这两个晶体管中谁的饱和电流更高，为什么？A ：NMOS 的饱和电流更高，和载流子有关，P 管是空穴导电，N 管电子导电，电子的迁移率大于空穴，同样的电场下，N 管的电流大于P 管，因此要增大P 管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等2. Q ：论述静态CMOS 反相器的工作原理及其优点。
A ：工作原理：输入In 为1时，PMOS 截止，NMOS 导通，输出节点和接地节点之间存在直接通路Out 为0，输入为0时，PMOS 导通，NMOS 截止，输出节点和电源之间存在直接通路Out 为1。
V DD优点：1）输出高电平和低电平分别为VDD 和GND ；2）逻辑电平与器件的相对尺寸无关（无比逻辑），所以晶体管可采用最小尺寸，稳态时输出和VDD 或GND 之间总存在一条具有有限电阻的通路； 3）CMOS 反相器输入电阻极高，稳态输入电流几乎为零；4）CMOS 在稳态情况下电源线和地线没有直接通路，没有电流存在（忽略漏电流），因此该门不消耗任何静态功耗。
3. Q ：两个串联的NMOS 晶体管M1，M2（如下图），已知M1和M2的体电压，M1的源、漏电压，电流，及M1和M2的尺寸（W/L ），求M2的阈值电压，漏电压，并指出M2当前处于哪一工作区（注：NMOS 晶体管零阈值电压V T0n =0.6 V ，费米电势近似 -0.3V ，体效应系数为0.4，工艺跨导为8.9x10-5A/V 2，V DSATn =0.63V 忽略沟道调制影响）。
A ：222202SB S B V V V V =−=−=，0T T V V γ=+，20.60.40.94T V V =+=，2222DS GS GS T V V V V =>−，所以M2可能处于夹断饱和工作区，还有可能发生速度饱和，因此先考虑发生夹断饱和时的漏电压，()2222n D GS T k I V V =−，222GS T T V V V ==20.94 2.16GS V V ==，221 2.162 4.16D GS D V V V V =+=+=，由2D DSATn V V >，确定M2发生速度饱和，因此222()2DSAT D n GS T DSAT V I k V V V ⎛⎞=−−⎜⎟⎝⎠，2222DSAT D n GS T DSATV I k V V V ⎛⎞+⎜⎟⎝⎠=+，32520.2100.6338.91020.94 2.440.63GS V V −−×⎛⎞+⎜⎟××⎝⎠=+=， 2212.442 4.44D GS D V V V V =+=+=4. Q ：有三个反相器组成的反相器链，输入电容为C i =1pF ，负载电容为C L =1000pF ，如果第一个反相器I 1的尺寸为1，传播延时t p1为70ps （注：γ=1），（1） 请确定其他两个反相器I 2、I 3的尺寸，使反相器链的传播延时最小，并计算该情况下的最小延时；（2） 如果第一个反相器I 1尺寸不变，并且允许在其后边增加任意数目的反相器使反相器链的延时最小，请确定插入反相器的数目，并计算该情况下的最小延时。
《电子控制系统中的集成电路作业设计方案-2023-2024学年高中通用技术地质版》
《电子控制系统中的集成电路》作业设计方案第一课时一、前言集成电路是电子控制系统中的重要组成部分，它起着信息传输、信号处理和控制的关键作用。
本作业设计方案旨在通过实际的项目案例，让同砚深度了解集成电路在电子控制系统中的应用，提高他们的动手能力和解决问题的能力。
二、设计内容1. 项目名称：智能温控系统设计2. 项目简介：通过集成电路，设计一个智能温控系统，可以依据环境温度自动调整空调的温度，实现节能和舒适的效果。
3. 设计要求：- 应用集成电路控制器实现环境温度的检测和空调控制- 设计一个图形界面，实现用户对温控系统的监控和调整- 提供实时数据传输功能，让用户可以随时了解室内温度和空调状态4. 设计步骤：- 确定集成电路型号和控制器- 进行电路设计和毗连- 编写控制程序- 设计图形界面- 测试和调试5. 需要的材料和设备：- 集成电路控制器- 传感器和执行器- 电路板- 电脑和程序编程软件6. 时间打算：- 第一周：确定项目内容和设计方案- 第二周：选购材料和设备- 第三周：进行电路设计和毗连- 第四周：编写控制程序和设计图形界面- 第五周：测试和调试7. 考核方式：- 项目报告和演示：包括设计思路、实现过程和效果展示- 设计文档和程序代码：详尽记录项目标设计和实现过程- 参与度和合作能力：团队合作和分工状况三、参考资料1. 《嵌入式系统设计与应用》（李明，电子工业出版社）2. 《数字电子技术》（黄亚楠，高等教育出版社）3. 网络资源：集成电路控制器手册、电路设计软件教程四、结束语通过本项目标设计和实施，同砚将能够深度理解集成电路在电子控制系统中的重要作用，提高他们的实践能力和创新认识。
期望同砚能够勤勉对待该项目，取得优异的效果。
第二课时一、设计背景随着科技的不息进步，电子控制系统在各个领域的应用越来越广泛。
而集成电路作为电子控制系统中的核心部件，其设计和应用至关重要。
本次作业设计旨在援助同砚理解集成电路的原理和应用，提高他们的设计能力和实践操作技能。
《电子控制系统中的集成电路作业设计方案》
《电子控制系统中的集成电路》作业设计方案一、设计背景随着科技的快速发展，电子控制系统在各个领域中得到了广泛的应用。
而集成电路作为电子控制系统中的重要组成部分，起着至关重要的作用。
本次作业旨在通过对集成电路的进修和设计，加深学生对电子控制系统的理解，提高其实际操作能力和解决问题的能力。
二、设计目标1.了解集成电路的基本原理和分类；2.掌握集成电路的设计方法和流程；3.培养学生的动手能力和团队合作认识；4.提高学生的问题分析和解决能力。
三、设计内容1.理论进修：学生通过教材、课件等资料，了解集成电路的基本原理、分类、应用等知识。
2.实践操作：学生分组进行集成电路的设计和仿真实验，通过实际操作加深对知识的理解。
3.教室讨论：学生展示自己的设计效果，进行教室讨论和交流，共同解决遇到的问题。
4.作业提交：学生根据设计要求完成作业报告，包括设计思路、实验结果、问题分析等内容。
四、设计步骤1.确定设计题目：根据课程要求和实际情况确定集成电路设计的具体题目。
2.进修理论知识：学生通过自主进修和教室教学，掌握集成电路的基本原理和设计方法。
3.分组设计：学生分组进行集成电路设计和仿真实验，共同解决设计中遇到的问题。
4.实验操作：学生根据设计要求进行实验操作，记录实验数据并进行分析。
5.撰写报告：学生根据实验结果撰写作业报告，包括设计思路、实验过程、问题分析等内容。
6.作业提交：学生将作业报告按要求提交，并参与教室讨论和交流。
五、评估方式1.实验成绩：根据实验操作的正确性和实验结果的准确性进行评分。
2.作业报告：根据作业报告的完备性、逻辑性和深度进行评分。
3.教室表现：根据学生在教室上的表现和参与度进行评分。
4.团队合作：根据学生在分组设计中的合作能力和贡献度进行评分。
六、总结与展望通过本次作业设计，学生不仅能够加深对集成电路的理解，提高实际操作能力，还能够培养团队合作认识和问题解决能力。
希望学生能够认真对待本次作业，取得优异的成绩，为未来的进修和工作打下坚实的基础。
系统集成电路大作业
系统集成与应用实验设计报告16路模拟信号发生器班级：小组成员:指导教师:目录一、设计任务和要求分析 (2)二、整体方案设计选择 (2)三、理论计算 (6)四、电路设计及仿真 (7)五、实验总结 (11)六、附录 (12)一、设计任务与要求分析1.1设计任务用C8051F020单片机完成16路信号源的输出，并通过单片机内部A/D转换器进行输出信号源的反馈采样，最后通过异步串行接口（UART）将采样结果输出。
利用C8051单片机将波形量化数据放置于内部ROM，通过内部D/A产生信号以及I/O 端口控制多路模拟开关，同时生成16路信号源，注意信号源调理电路中采保部分的选值，并给出理论计算结果。
反馈回采部分采用单片机的12位高精度A/D 转换器，采样频率自定（要求给出理论计算值），并通过UART接口将采样值送出按9600bps的波特率发出（接收对象可以是计算机或其它）。
1.2 任务要求分析我们通过集体讨论与分析，确定了如下的设计流程：图1.系统流程图在进行具体的实验设计之后，我们进行了电路简化，放大滤波通过一个运算放大器来实现，不仅使电路得到了简化，而且也节省了资源。
二、整体方案设计选择2.1 单片机部分单片机选用C8051F020，是完全集成的混合信号系统级MUC芯片具有64个数字I/O引脚；具有12位100kps的8通道ADC，带PGA和多路模拟开关；具有2个12位DAC，具有可编程数据更新方式；64K可在系统编程的FLASH存储器；4352字节的片内RAM;可寻址64K字节地址空间的数据存储器接口：2个UART串行接口。
基于以上优良特性，故选用该单片机。
单片机具有上电复位、掉电复位、外部复位、软件强制复位等多种复位方式。
在应用中外部复位方式得到广泛应用。
外部/RST引脚提供使用外部电路使单片机强制复位的手段。
在外部/RST引脚加一个低电平有效信号，将使单片机复位，最好提供一个外部上拉，或对RST引脚去耦以防止噪声引起复位。
大规模集成电路一二章作业
郭小明2011060100010 大规模集成电路一二章作业第一章作业1、集成电路是哪一年有谁发明的？答：1958年的Texas Instruments（美国德州仪器）公司的Jack Kilby 发明的，基于锗材料采用单管互连方法制作了一个简单的振荡器，可以使认为第一块雏形集成电路，1959年申请小型化电子电路的专利，并于2000年获得诺贝尔物理学奖。
2、诺伊斯对集成电路的主要贡献是什么？答：1959年提出的发明平面工艺技术和PN结隔离技术奠定了半导体集成电路的基础，美国仙童公司的Robert Noyce结合其同事Jean Hoerni发明的刻蚀氧化工艺，在电路上淀积金属薄层进行电路连接，使得复杂集成电路成为可能，并在1959年突出平面型晶体管之后，1961年推出用平面工艺制造出的第一块双极型集成电路，从此旋开了集成电路的新篇章。
1968年7月，Robert Noyce和Gordon Moore，离开Fairchild公司，建立Intel。
2000年，Jack Kilby，Robert Noyce获得Nobel物理奖。
3、MOS场效应管是哪年出现的？1960年Jhon Atalla和Dawon Kahng发明了MOS场效应晶体管，1962年美国的RCA 公司研制出MOS场效应晶体管，并于1963年研制出第一块MOS集成电路。
4、集成电路的发展规律是由谁总结提出来的，具体规律是什么摩尔定律是由英特尔（Intel）创始人之一戈登·摩尔（Gordon Moore）提出来的。
其内容为：当价格不变时，集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍。
换言之，每一美元所能买到的电脑性能，将每隔18个月翻两倍以上。
这一定律揭示了信息技术进步的速度。
5、叙述集成电路的层次设计步骤层次化设计是大规模集成电路设计中最广泛使用的方法，可以简化设计的复杂性。
层次化设计分为自顶向下和自底向上两种方法。
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实验一：
（1）分频：将八分频更改为二分频和四分频
在源程序中，将#0t_data_in=4'b0000;
#3000t_data_in=4'b1000;，分别改为#0t_data_in=4'b0000;
#3000t_data_in=4'b1100;和#0t_data_in=4'b0000;
#3000t_data_in=4'b1110;
即可得到四分频和二分频图像。
四
分
频
二分频
（2）反序：改变电路使彩灯变成逆时针旋转方式：
源程序改动
将源程序
4'b0000:lamp=16'b0000_0000_0000_0001;
4'b0001:lamp=16'b0000_0000_0000_0010;
4'b0010:lamp=16'b0000_0000_0000_0100;
4'b0011:lamp=16'b0000_0000_0000_1000;
4'b0100:lamp=16'b0000_0000_0001_0000;
4'b0101:lamp=16'b0000_0000_0010_0000;
4'b0110:lamp=16'b0000_0000_0100_0000;
4'b0111:lamp=16'b0000_0000_1000_0000;
4'b1000:lamp=16'b0000_0001_0000_0000;
4'b1001:lamp=16'b0000_0010_0000_0000;
4'b1010:lamp=16'b0000_0100_0000_0000;
4'b1011:lamp=16'b0000_1000_0000_0000;
4'b1100:lamp=16'b0001_0000_0000_0000;
4'b1101:lamp=16'b0010_0000_0000_0000;
4'b1110:lamp=16'b0100_0000_0000_0000;
4'b1111:lamp=16'b1000_0000_0000_0000;
default:lamp=16'b0000_0000_0000_0000;
首尾相对应语句依次调换位置，即可得到新的源程序，执行后可观测到新的亮灯顺序为反序。
（1）验证乘法器的正确性。
原始数据
更改输入数据，验证乘法器的正确性
（2）将乘法器改为8BITs
1.将源程序中
//data width definition
parameter mwidth=16;
parameter rwidth=mwidth+mwidth;
改为
//data width definition
parameter mwidth=8;
parameter rwidth=mwidth+mwidth;
2.reg[3:0]mucnt;
//multiplicand register
改为reg[2:0]mucnt;
//multiplicand register
3
//multiply process end
assign mucnt_full=(mucnt==4'b1111)?1'b1:1'b0;改为
//multiply process end
assign mucnt_full=(mucnt==3'b111)?1'b1:1'b0;
4.begin
if(rst)
mucnt<=4'b0000;
else if(mucnt_en)
mucnt<=mucnt+1;
改为begin
if(rst)
mucnt<=3'b000;
else if(mucnt_en)
mucnt<=mucnt+1;
5.reg rst,clk;
reg[15:0]x,y;
wire[31:0]result;
改为reg rst,clk;
reg[7:0]x,y;
wire[15:0]result;
6.x=16'h0000;
y=16'h0003;
#25rst=1'b0;
#160x=16'h0012;
y=16'h0013;
#160x=16'h0134;
y=16'h0213;
#160x=16'h1234;
y=16'h2587;
#160x=16'hffff;
y=16'hffff;
改为x=16'h00;
y=16'h03;
#25rst=1'b0;
#160x=16'h12;
y=16'h13;
#160x=16'h34;
y=16'h13;
#160x=16'h34;
y=16'h87;
#160x=16'hff;
y=16'hff;
最终得到图像
8bits。